• Proceedings of the IEEK Conference
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• 2007.07a
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• pp.305-306
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• 2007

This paper proposes an automatic conversion method from floating-point value computations to fixed-point value computations for implementing automatic speech recognition (ASR) algorithms in embedded device.

• Journal of the Institute of Convergence Signal Processing
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• v.4 no.3
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• pp.7-14
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• 2003

MPEG-1 audio standard is the algorithm for the compression of high-qualify digital audio signals. The standard dictates the functions of encoder and decoder pair, and includes three different layers as the complexity and the performance of the encoder and decoder. In this paper, we implemented the real-time system of MPEG-1 audio layer III decoder(MP3) with the TMS320C541 fixed point DSP chip. MP3 algorithm uses psycho-acoustic characteristic of human hearing system, and it reduces the amount of data with eliminating the signals hard to be heard to the hearing system of human being. It is difficult to implement MP3 decoder with fixed Point DSP because of it's broad dynamic range. We implemented realtime system with fixed DSP chip by using weighted look-up tables to reduce the amount of calculation and solve the problem of broad dynamic range.

• Proceedings of the KIEE Conference
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• 2005.10b
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• pp.361-363
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• 2005

본 논문에서는 MPEG-4 Version2 Audio 표준에 근거하여 낮은 연산부담을 갖는 독자적인 엘고리즘을 적용한 MPEG-4 BSAC Audio 디코더를 개발하였다. 개발된 BSAC 디코더는 32bit RISC 구조를 갖는 Intel Xscale Processor 기반 시스템에 최적화하여 구현 및 평가를 수행하였다. 수행속도 증가 및 연산 정밀도 향상을 위해 각 기능 블록별 기능 및 구현 원리 연구와 32 bit 연산 구조를 파악하여, 이를 고정소수점 연산 구조로 구현함으로써 성능을 향상시켰다. 유한비트에 따른 오차 영향을 최소화하기 위해 데이터의 표현 범위에 대한 연구를 통해 근사한 오차를 최소화 하여 연산 정밀도를 향상 시키고자 하였다. 비선형 양자화기 및 filter bank 등 상대적으로 높은 연산 부담을 갖는 기능 블록은 Table look-up, 보간법, 지수연산 제거, pre/post scrambling 기법 등을 적용하여 최적화 하였다. 최종적으로 개발된 BSAC 디코더는 32 bit 연산 구조의 X-scale 프로세서를 탑재한 Development Board와 WindowsCE OS로 구성된 타겟 system에 이식하여 performance 평가하였으며, 높은 연산 정밀도 및 다른 수행속도를 확인할 수 있었다. 주관적인 청각 평가에서도 MPEG-4 reference 디코더와의 음원의 차이가 거의 없음을 확인하였다.

• Proceedings of the Acoustical Society of Korea Conference
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• autumn
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• pp.151-156
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• 1999

본 논문에서는 국제 표준화기구(ISO) 산하의 동영상 전문가 그룹(MPEG)의 오디오 압축방법들중 하나인 MPEG-I layer 3 의 복호화기를 고정 소수점으로 변환한 후, $OakDSPCore^{\circledR}$를 기반으로 전 과정을 어셈블리어로 실시간 구현하였다. 실시간 구현에 사용된 $OakDSPCore^{\circledR}$는 DSP Group사에서 개발된 저전력 소비형 16-비트 고정 소수점 DSPCore로서 40MIPS의 성능을 가지고 있으며, 음성/오디오, 통신, 디지털 셀룰라폰 같은 소비자의 맞게 ASIC화할 수 있는 장점을 가지고 있다. 구현된 MP3 복호화기는 약33 MIPS의 복잡도를 나타내며, 사용된 메모리양은 프로그램 ROM 3.1K words, 데이터 ROM(table) 10.82K words 및 ROM 6.1K words이다. 구현된 MP3 복호화기는 OMNI-MEDIASOUND에서 제공하는 4개의 test 벡터들을 bit-exact하게 통과하였다.

• Journal of Advanced Navigation Technology
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• v.15 no.4
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• pp.591-595
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• 2011

In this paper, we design the hardware architecture of the BICM(Bit Interleaved Coded Modulation) module for next generation European broadcast system and implement the BICM module with DSP(Digital Signal Processor) TMS320C6474. Simulation result shows that the BER(Bit Error Rate) performance of the fixed-point BICM module using more than 8 bits is very similar to that of the floating-point BICM module.

• Proceedings of the Acoustical Society of Korea Conference
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• autumn
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• pp.167-170
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• 2001

본 논문에서는 미국에서 고 선명(High Definition) TV를 위한 오디오 표준인 ATSC에 의해서 채택되고, DVD의 오디오 코덱으로 널리 채택된 Dolby AC-3 복호화기를 고정 소수점으로 변환한 후, ARM929T를 기반으로 실시간 구현하였다. 실시간 구현에 사용된 ARM920T 는 저전력 소비형 32-비트 고정 소수점 RISC 구조이며, 명령어 Cache 와 데이터 Cache, MMU(Memory Management Unit)로 구성되어 있다. 그리고 200MIPS 의 성능을 가지고 있어, 음성/오디오, 통신, 디지털 셀룰라폰에 적용할 수 있고, ASIC 화 할 수 있는 장점을 가지고 있다. 구현된 AC-3 복호화기는 약 67MIPS(6 채널, 640kbps, 48KHz)의 복잡도를 나타내며, 사용된 메모리양은 프로그램 ROM 23.3K Bytes, 데이터 ROM(table) 4.62K Bytes 및 RAM 45K Bytes 이다. 구현된 AC-3 복호화기는 Dolby사에서 제공하는 40 개의 test 벡터들을 bit-exact하게 통과하였다.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2003.12a
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• pp.50-53
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• 2003

본 연구에서는 AD 변환기, QEP(Quadrature Encoder Pulse Circuit)등 모터 제어에 필요한 주변 소자의 디지털 제어를 통해서 AC 서보 모터의 벡터 제어를[3] 구현하고 시간 지연에 의한 노이즈를 최소화하기 위해 저 전압형 DSP인 TMP320F2812를 이용하였다. TMP320F2812는 MOS 타입으로 8 depth pipeline을 가진 Harvard bus 를 채택해서 최대 150MIPS의 고속 처리 능력을 갖고 있으며 12 비트의 AD 변환기 QEP 회로와 공간 전압 벡터 PWM을 발생시킬 수 있는 기능을 가진 모터 제어용 원칩 DSP이다 모터 제어에 필요한 주변 회로들을 내장한 DSP는 하드웨어적인 구성을 간소화시키고 이로 인한 비용 절감을 얻을 수 있다. 간단한 구조로 고속 연산을 하기 위해 TMP320F2812는 고정 소수점 연산 처리 방식[6]을 사용하게 되었다. 고정 소수점 연산 처리로 인한 오차는 각 변수에 대한 스케일링을 통해 유효 자리를 확보 하는 방법을 사용하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.37 no.12
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• pp.79-90
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• 2000

In this paper, a high-performance floating point unit, which is suitable for high-performance superscalar microprocessors and supports IEEE 754 standard, is designed. Floating-point arithmetic unit (AU) supports all denormalized number processing through hardware, while eliminating the additional delay time due to the denormalized number processing by proposing the proposed gradual underflow prediction (GUP) scheme. Contrary to the existing fixed-radix implementations, floating-point divide/square root unit adopts a new architecture which determines variable length quotient bits per cycle. The new architecture is superior to the SRT implementations in terms of performance and design complexity. Moreover, sophisticated exception prediction scheme enables precise exception to be implemented with ease on various superscalar microprocessors, and removes the stall cycles in division. Designed floating-point AU and divide/square root unit are integrated with and instruction decoder, register file, memory model and multiplier to form a floating-point unit, and its function and performance is verified.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.12 no.4
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• pp.309-324
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• 1987

In recent years has been an increasing interest with respect to using the discrete cosine transform(DCT) of which performance is found close to that of the Karhumen-Loeve transform, known to be optimal in the area of digital image processing for tha purpose of the image data compression. Among most of reported algorithms aimed at lowering the coputation complexity. Chen's algorithm is is found to be most popular, Recently, Lee proposed a now algorithm of which the computational complexity is lower than that of Chen's. but its performance is significantly degraded by FWL(Finite-Word-Lenght) effects as a result of employinga a fixed-poing arithmetic. In this paper performance evaluation of these two algorithms and error analysis of FWL effect are described. Also a scaling technique which we call Up & Down-scaling is proposed to allevaiate a performance degradation due to fixed-point arithmetic. When the 16x16point 2DCT is applied on image data and a 16-bit fixed-point arithmetic is employed, both the analysis and simulation show that is colse to that of Chen's.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.30 no.1A
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• pp.10-27
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• 2005

In this paper, we propose a high level design architecture of WCDMA(UMTS) base station modem and synchronization algorithms applied to the proposed architecture. Also analysis of each synchronization algorithm and performance evaluation of fixed point designed modem are shown. Since the target system is base station modem, each synchronization algorithm is designed for its stable operation. To minimize implementation complexity, optimum fixed point design for best operation of synchronization algorithms is performed. We performed symbol level link simulation with fixed point designed modem simulator for data rate of 12.2kbps, 64kbps, 144kbps, and 384kbps. We compared performance results to the minimum requirements specified in 3GPP TS 25.104(Release 5). Extensive computer simulation shows that the proposed modem architecture has stable operation and outperform the minimum requirement by 2 dB. The proposed modem architecture has been applied in the implementation of WCDMA reverse link receiver modem chip successfully.