• Annual Conference of KIPS
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• 2018.10a
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• pp.356-359
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• 2018

최근 드론의 사진영상촬영은 지형 감시를 위한 항공사진용으로 많이 쓰이고 있다 이것을 드론의 짐벌제어를 통해 아주 정교하고 정확하고 신속하게 영상촬영을 이끌어 낼 수 있으며, 본 논문에서는 짐벌과 센서간의 자동 조종 장치와 함께 제안되었다. 짐벌의 제어기능은 센서를 통해 자동 조종 비행 제어 시스템으로 구현되어 할당된 고정 소수점 대상. 공중 짐벌 프레임에서 지구 프레임으로의 좌표 변환 짐벌 본체 프레임 좌표가 대상에 올바르게 정렬되어야하고 짐벌 잠금 문제를 피하고, 짐벌의 제어를 안정적인 마이크로 컨트롤러로 구현이 가능토록 하여 기존 짐벌 제어 보다 흔들림이 없고 정교한 영상촬영 실현 할 것 입니다.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2003.05a
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• pp.8-11
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• 2003

본 연구는 AC서보 모터의 벡터 제어를 구현하는데 있어 디지털 제어에 의한 시간 지연 및 Af) 변환기, QEP(Quadrature Encoder Pulse Circuit)등 주변 소자의 시간 지연에 의한 노이즈를 최소화하지 위하여 고성능 저 전압형 DSP인 TMX320F2812를 사용하였다. TMX320F2812는 150MIPS의 빠른 연산 속도와 12비트의 AD 컨버터, QEP회로는 물론 공간 전압 벡터 PWM을 발생시킬 수 있는 기능을 가진 모터 제어용 원친 DSP이다. 이와 같이 주변 회로들을 내장한 고성능 DSP의 사용은 모터 제어부의 하드웨어적인 구성을 간소화 시키고 이로 인한 비용 절감을 얻을 수 있다. 또한 전류 샘플을 위한 필터 부분을 디지털 필터화 하여 전류 샘플링 노이즈를 제거하였고, 옵셋 전압을 이용한 SVPWM을 구현하여 연산 시간을 대폭 단축 하였다. TMX320F2812의 단점인 고정 소수점 연산에 대해서는 각 변수에 대한 스케일링을 통해 유효 자리를 확보하였다.

• Annual Conference of KIPS
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• 2022.05a
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• pp.494-496
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• 2022

엣지 디바이스에서 딥러닝을 활용하기 위하여 CNN 경량화 연구들이 진행되고 있다. 경량 CNN 은 대부분 고정 소수점을 사용하며, 계층에 따라 정밀도는 달라진다. 본 논문에서는 경량 CNN 을 지원하기 위하여, 사용 계층에 따라 정밀도를 선택할 수 있는 가변 정밀도 곱셈기를 제안한다. 제안하는 가변 정밀도 곱셈기는 낮은 정밀도 곱셈기를 병합하는 구조로, 정밀도가 낮을 때는 병렬 처리를 통해 효율을 높인다. 제안하는 곱셈기를 Verilog HDL로 설계하고 ModelSim 에서 동작을 확인하였다. 설계된 곱셈기는 계층별로 정밀도가 다른 CNN 가속기에서 효율적으로 적용될 것으로 기대된다.

• Annual Conference of KIPS
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• 2007.11a
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• pp.748-749
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• 2007

본 논문은 저전력이고 속도가 빠르면서도 작은 gate 면적만으로 JPEG2000 표준의 이산 웨이블릿 변환 (DWT)을 수행하는 VLSI 구조를 제안하였다. 제안한 구조는 line-based 와 convolution 방식을 사용하여 설계하였다. DWT 필터는 1 차원 구조로서 영상의 수평방향이나 수직방향을 차례대로 처리하였고, 16-비트 고정 소수점 형식의 Daubechies 9/7 필터 계수를 사용하였다. 기존의 DWT VLSI 설계에서 매우 큰 영역을 차지하는 multiplier 들을 shift-adder 들로 대체하여 기존 방식의 gate 사용 면적을 38.5% 로 크게 줄일 수 있었다. 또한 최대 지연시간과 총 소비전력은 각각 기존에 비해 78% 와 29.6% 로 개선되었다.

• Journal of IKEEE
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• v.20 no.3
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• pp.209-219
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• 2016

SVM is a machine learning method used for image processing. It is well known for its high classification performance. We have to perform multiple MAC operations in order to use SVM for image classification. However, if the resolution of the target image or the number of classification cases increases, the execution time of SVM also increases, which makes it difficult to be performed in real-time applications. In this paper, we propose an hardware architecture which enables real-time applications using SVM classification. We used parallel architecture to simultaneously calculate MAC operations, and also designed the system for several feature extractors for compatibility. RBF kernel was used for hardware implemenation, and the exponent calculation formular included in the kernel was modified to enable fixed point modelling. Experimental results for the system, when implemented in Xilinx ZC-706 evaluation board, show that it can process 60.46 fps for $1360{\times}800$ resolution at 100MHz clock frequency.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.17 no.2
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• pp.355-362
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• 2013

A hardware implementation of phase calculator for extracting 3D depth image from TOF(Time-Of-Flight) sensor is described. The designed phase calculator, which adopts a pipelined architecture to improve throughput, performs arctangent operation using vectoring mode of CORDIC algorithm. Fixed-point MATLAB modeling and simulations are carried out to determine the optimized bit-widths and number of iteration. The designed phase calculator is verified by FPGA-in-the-loop verification using MATLAB/Simulink, and synthesized with a TSMC 0.18-${\mu}m$ CMOS cell library. It has 16,000 gates and the estimated throughput is about 9.6 Gbps at 200Mhz@1.8V.

• KIPS Transactions on Software and Data Engineering
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• v.2 no.11
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• pp.809-814
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• 2013

Summed area table (SAT) is a data structure in which the sum of pixel values in an arbitrary rectangular area can be represented by the linear combination of four pixel values. Since SAT serially accumulates the pixel values from an image corner to the other corner, a high-resolution image can yield overflow in a floating-point representation. In this paper, we present a new SAT construction technique, which accumulates only the residuals from the linearly-regressed representation of an image and thereby significantly reduces the accumulation errors. Also, we propose a method to find the integral of the linear regression in constant time using double integral. We performed experiments on the image reconstruction, and the results showed that our approach more reduces the accumulation errors than the conventional fixed-offset SAT.

• Journal of the Institute of Electronics Engineers of Korea SP
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• v.48 no.5
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• pp.123-128
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• 2011

In this paper, we design the CA-CFAR processor using a root-square approximation approach and a fixed-point operation to improve hardware complexity and reduce computational effort. We also propose CA-CFAR processor with multi-window, which is capable of concurrent parallel processing. The proposed architecture is synthesized and implemented into the FPGA and the performance is compared with the conventional processor designed by root-square libarary licensed by FPGA corporation.

• Journal of the Korean Institute of Telematics and Electronics C
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• v.35C no.12
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• pp.31-39
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• 1998

This paper presents the design and implementation of a new multimedia fixed-point DSP (MDSP) core for portable multimedia applications. The MDSP instruction set is designed through the analysis of multimedia algorithms and DSP instruction sets. The MDSP architecture employs parallel processing techniques, such as SIMD and vector processing as well as DSP techniques. The instruction set can handle various data formats and MDSP can perform two MAC operations in parallel. The switching network and packing network can increase the performance by overlapping data rearrangement cycles with computation cycles. We have designed Verilog HDL models and the 0.6 $\mu\textrm{m}$ Samsung KG75000 SOG library is used. The total gate count is 68,831 and the clock frequency is 30 MHz.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2012.10a
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• pp.279-282
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• 2012

In this paper, a hardware architecture of phase calculator for 3D image processing is proposed. The designed phase calculator, which adopts a pipelined architecture to improve throughput, performs arctangent operation using vectoring mode of CORDIC algorithm. Fixed-point MATLAB modeling and simulations are carried out to determine the optimized bit-widths and number of iteration. Phase calculator designed in Verilog HDL is verified by emulating the restoration of virtual 3D data using MATLAB/Simulink and FPGA-in-the-loop verification.