• Review of KIISC
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• v.16 no.3
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• pp.34-40
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• 2006

고속 암호프로세서는 매우 큰 대역폭을 필요로 하는 네트워크 보안 장비, 서버 시스템의 보안의 필수 요소이다. 암호 프로세서는 고속 대용량 처리를 위한 고성능 쪽과 유비쿼터스 등 이동 환경에 적합한 초소형 저전력 쪽으로 크게 두 가지로 나누어 질 수 있다. 이 논문에서는 암호 프로세서의 고속 구현의 몇 가지 요소 기술 들을 살펴 본다. 일반적으로 디지털 논리 설계에 많이 쓰이고 있는 파이프라인 기법과 이를 적용한 결과들을 살펴보고, 여러 개의 암호 코어를 쓰는 방법, 하나의 암호 코어로 여러 개의 세션을 처리할 때 속도 저하를 막기 위한 세션 변경 방법을 설명한다. 끝으로 처리 성능에 영향을 주는 인터페이스 부분을 USB2.0의 보기를 들어 살펴본다.

• The Journal of Information Technology
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• v.4 no.3
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• pp.155-163
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• 2001

In this paper, we implemented sigmoid active function which make it difficult to design of the digital neuron networks. Therefore, we designed of the high speed processing of the sigmoid function in order to digital neural networks. we designed of the MAC(Multiplier and Accumulator) operation unit used residue number system without carry propagation for the high speed operation. we designed of MAC operation unit and sigmoid processing unit are proved that it could run of the high speed. On the simulation, the faster than 4.6ns on the each order, we expected that it adapted to the implementation of the high speed digital neural network.

• The Journal of the Acoustical Society of Korea
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• v.20 no.1
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• pp.43-49
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• 2001

EVRC (Enhanced Variable Rate Codec) has been adopted as a standard coder for the CDMA digital cellular system in North America and Korea, and known to provide good call quality at 8kbps. In this paper, fast implementation algorithms for EVRC encoder are proposed. The proposed algorithms are based on both efficient pitch detection scheme and fast fixed codebook search algorithm. In the codebook search, computational complexity is reduced down to 70％ of the original EVRC by limiting the number of pulse position combination and by using a truncated impulse response. The proposed algorithms enable us to implement the EVRC with much smaller computational works. Also, informal subjective tests confirmed that the difference in the speech quality between the original EVRC and the proposed method was indistinguishable.

• Proceedings of the KIEE Conference
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• 2008.07a
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• pp.964-965
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• 2008

본 논문은 고속 영구자석형 동기전동기의 센서리스 제어에 관한 것이다. 정지상태에서 초기 기동시 부터 고속영역까지 센서리스 알고리즘을 구현하기 위하여 슬라이딩 모드 관측기를 적용하여 회전자의 회전각을 실시간으로 관측하여 벡터제어 알고리즘을 구현하였다. 슬라이딩 모드 관측기의 채트링을 개선하고 넓은 속도 범위에서 안정된 응답을 얻기 위하여 속도에 따른 가변 이득 알고리즘과 관측기의 수렴을 여부를 판별하여 제한된 PWM 주기 내에서 관측기를 반복수행 관측기의 성능을 개선하는 알고리즘을 제안 하였다. 또한 제안된 알고리즘을 실험을 통하여 검증을 하였다. 초기 기동시 및 고속 영역에서 우수한 성능의 센서리스 알고리즘 구현되었을 확인하였다.

• Proceedings of the KIEE Conference
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• 2008.07a
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• pp.1935-1936
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• 2008

본 논문은 High speed image를 획득하기 위하여 CMOS Image Sensor를 사용한 고속카메라 구현에 관한 연구이다. Image Sensor로는 CCD Image Sensor와 CMOS Image Sensor가 있으며 CMOS Image Sensor는 CCD Image Sensor에 비해 전력소모가 적고 주변회로의 내장으로 소형화 할 수 있는 장점이 있다. 고속카메라는 충돌 테스트, 에어벡 제어 등의 자동차 분야와 골프 자세 교정 장치와 같은 스포츠 분야, 탄도 방향 측정 장비 등의 국방 분야 등 여러 분야에 많이 사용되고 있다. 본 논문에서 구현한 고속카메라 시스템은 CMOS Image Sensor를 사용하여 1280 * 1024의 해상도로 초당 약 500 frames의 영상을 획득할 수 있다. 또한 CMOS Image Sensor를 제어하고 획득한 이미지를 저장할 수 있도록 FPGA와 DDR2 메모리를 사용하고 저장된 데이터를 PC로 전송하기 위한 Camera Link 모듈 그리고 PC에서 카메라를 제어할 수 있도록 RS-422 통신기능 등으로 구성되었다.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 1992.11a
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• pp.127-130
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• 1992

GF(2m) 이론은 switching 이론과 컴퓨터 연산, 오류 정정 부호(error correcting codes), 암호학(cryptography) 등에 대한 폭넓은 응용 때문에 주목을 받아 왔다. 특히 유한체에서의 이산 대수(discrete logarithm)는 one-way 함수의 대표적인 예로서 Massey-Omura Scheme을 비롯한 여러 암호에서 사용하고 있다. 이러한 암호 system에서는 암호화 시간을 동일하게 두면 고속 연산은 유한체의 크기를 크게 할 수 있어 비도(crypto-degree)를 향상시킨다. 따라서 고속 연산의 필요성이 요구된다. 1981년 Massey와 Omura가 정규기저(normal basis)를 이용한 고속 연산 방법을 제시한 이래 Wang, Troung 둥 여러 사람이 이 방법의 구현(implementation) 및 곱셈기(Multiplier)의 설계에 힘써왔다. 1988년 Itoh와 Tsujii는 국제 정보 학회에서 유한체의 역원을 구하는 획기적인 방법을 제시했다. 1987년에 H, W. Lenstra와 Schoof는 유한체의 임의의 확대체는 원시정규기저(primitive normal basis)를 갖는다는 것을 증명하였다. 1991년 Stepanov와 Shparlinskiy는 유한체에서의 원시원소(primitive element), 정규기저를 찾는 고속 연산 알고리즘을 개발하였다. 이 논문에서는 원시 정규기저를 찾는 Algorithm을 구현(Implementation)하고 이것이 응용되는 문제들에 관해서 연구했다.

• Proceedings of the IEEK Conference
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• 2003.07a
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• pp.533-536
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• 2003

본 논문에서는 전화선을 이용한 고속 홈네트워크인 HomePNA 2.0 시스템에서 HomePNA 2.0 (H2) 프레임을 만들기 위한 프레임 프로세싱 중, 다항식 나누기 연산을 통한 CRC (Cyclic Redundancy Check) 16비트 생성, HCS (Header Check Sequence) 8비트 생성 및 혼화(Scrambling) 처리에 있어서 입력 8 비트를 동시에 병렬 처리함으로써 기존의 1 비트 입력을 LFSR (Linear Feedback Shift Register)를 사용한 다항식 나누기 연산을 수행했을 때보다 빠른 속도로 H2 프레임을 구현하고자 하는 고속 처리 기법을 제시하고 이의 성능을 검증하였다.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 1998.12a
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• pp.471-481
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• 1998

피승수를 승수로 곱하는 곱셈연산은 승수에 대한 많은 부분곱을 더하기 때문에 본질적으로 느린 연산이다. 특히, 큰 수를 사용하는 암호 프로세서에서는 매우 빠른 곱셈기가 요구된다. 현재까지 느린 연산의 개선책으로 radix 4, radix 8, 또는 radix 16의 변형 부스 알고리즘을 사용하여 부분곱의 수를 줄이려는 연구와 더불어 Wallace tree나 병렬 카운터를 사용하여 부분곱의 합을 빠르게 연산하는 방법이 연구되어 왔다. 본 논문에서는 암호 프로세서용 64$\times$64 비트 곱셈기를 구현하는데 있어서, 고속의 곱셈을 위하여 고속의 병렬 카운터를 제안하였으며, radix 4의 변형 부스 알고리즘을 이용하여 부분합을 만들고 부분합의 덧셈은 제안한 카운터를 사용하였다. 64$\times$64 비트 곱셈기를 구현함에 있어서 본 논문에서 제안된 카운터를 이용하는 것이 속도 면에서 Wallace scheme또는 Dadda scheme을 적용하여 구현하는 것 보다 31% 정도, Mehta의 카운터를 적용하여 구현하는 것 보다 21% 정도 개선되었다.

• Venture DIGEST
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• no.1 s.126
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• pp.16-18
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• 2009

구리는 가라. 빛을 통한 신호 전송이 PCB에서도 구현된다.' 구리가 아닌 광 회로를 통해 신호를 전달할 수 있는 광PCB 기술이 한창 개발되고 있다. 광PCB의 전송속도인 2.5Gbps보다 수십 배 빠른 속도를 구현함으로써 고속 데이터 전송 및 처리를 필요로 하는 컴퓨터, 휴대폰, 게임기 등 각종 첨단 분야에 폭넓게 응용되고 있다. 초고속 스피드 시대를 열어 갈 전기-광PCB 기술을 소개한다.

• Aerospace Engineering and Technology
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• v.9 no.1
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• pp.98-105
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• 2010

Fast Fourier Transform is the fast implementation of Discrete Fourier Transform, which deletes periodic operation of DFT. According to the definition, radix-2 FFT can be implemented byre cursive call which divides the input signal points into 2 signal points. Because of its time-consuming stack-copy operation, this recursive method is very slow. To overcome this drawback, butterfly operation with signal rearrangement was devised. Based on the ideas of signal rearrangement and butterfly operation, this paper applies the signal rearrangement method to the Radix-3 FFT and checks the validity of this method.