• 전기전자학회논문지
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• 제18권3호
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• pp.305-312
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• 2014

기존의 Verilog테스트벤치로 원전용 안정등급 제어기기와 같이 복잡하고 높은 신뢰도를 요구하는 모듈의 테스트는 수작업으로만 수행된 결과를 가지고 RTL단계의 검증을 마무리하기에는 현실적으로 많은 시간과 노력이 필요하다. UVM은 기존의 테스트벤치의 한계점을 보완하는 계층적 테스트벤치의 구조를 갖고 있어 DUT의 검증을 위한 테스트개선에 대해 테스트벤치의 수정을 간편하게 할 수 있다. 비록 구축과정이 다소 복잡하긴 하지만 테스트 벤치의 컴포넌트들인 driver나 sequence 등을 사용함으로 constraint random test를 가능하게 하여 test vector 작성을 편리하게 한다. 본 논문에서는 기존의 테스트벤치와 계층적 테스트벤치인 UVM테스트벤치를 사용하여 실제 시뮬레이션 하고 커버리지를 분석하여 코드커버리지를 간편하게 향상 할 수 있음을 보였다.

• 정보처리학회논문지:소프트웨어 및 데이터공학
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• 제6권5호
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• pp.245-256
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• 2017

본 논문은 구조화된 체크리스트로부터 임베디드 시스템 테스팅을 위한 테스트 스크립트를 쉽게 생성할 수 있는 방법을 제안한다. 제안하는 방법은 체크리스트를 이벤트(Event), 컴포넌트(Component), 입력 명령어(Command) 사전을 기반으로 구성하고, 사전으로부터 계층적으로 테스트 스크립트를 생성한다. 계층 구조로 임베디드 시스템의 물리적 입력 계층이 상위 계층의 컴포넌트 및 이벤트 계층에서 추상화되어 복잡한 시스템 입력 정보를 사용하지 않고도 테스트 스크립트를 생성할 수 있다. 비슷한 종류의 입출력 정보를 가지는 임베디드 시스템을 테스트하기 위한 테스트 스크립트 생성은 재사용성이 높은 사전을 이용하여 매우 쉽게 할 수 있다. 제안하는 방법의 유용성은 실험을 통해 보인다.

• 대한전자공학회논문지SD
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• 제41권2호
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• pp.55-65
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• 2004

본 논문에서는 레지스터 전송 수준의 데이터패스를 위한 효율적인 비주사 DFT 기법을 제안하였다. 데이터패스를 위해 제안된 비주사 DFT 기법은 레지스터 전송 수준(RTL : register transfer level) 회로에 대한 계층적 테스트 용이도(hierarchical testability) 분석을 통해 테스트 용이도를 향상시킴으로써 최소의 하드웨어 오버헤드를 가지고 데이터패스 버스 폭의 변화와 관계없이 항상 높은 고장 효율과 빠른 테스트 패턴 생성 시간을 보장한다. 실험 결과를 통하여 제안된 기법이 주사 기법보다 테스트 패턴 생성 시간, 테스트 패턴 적용 시간, 면적 오버헤드 면에서 우수함을 확인하였다.

• 대한전자공학회논문지SD
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• 제40권1호
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• pp.52-60
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• 2003

IEEE 1149.1 경계스캔 IP 코아로 설계된 시스템 칩(SoC)을 테스트하기 위하여 각 코아 간의 다양한 연결을 가능하게 하는 설계 기술이 IBM과 TI 등에서 제안되었다. 본 논문은 기존에 제안된 방식의 문제점을 분석하고 IEEE 1149.1 경계스캔 뿐만 아니라 IEEE P1500 래퍼 코아가 포함된 시스템 칩에서 사용할 수 있는 새로운 구조를 제안한다. 본 설계 기술은 최소한의 추가영역으로 코아의 설계변경 없이 IEEE표 1149.1 표준과 호환성을 유지하면서 확장성을 갖고 계층적으로 테스트 접근을 할 수 있다는 장점이 있다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2000년도 정기총회 및 학술대회
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• pp.87-92
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• 2000

본 논문에서는 컨텍스트 기반 계층적 열거 부호화를 이용한 무손실 이진 영상 압축 알고리즘을 제안한다. 이진 영상내에 존재하는 인접한 화소간의 상호상관성을 이용하여 이진 영상을 1차원의 수열로 재구성하고, 이에 대해 계층적 열거 부호화를 실행한다. 제안하는 알고리즘은 덧셈 및 비교 연산만으로 구현이 가능하므로 그 복잡도가 매우 낮을 뿐만 아니라, CCITT 테스트 영상을 대상으로 한 부호화 성능 실험에서 우수한 성능을 나타낸다. 부호화 성능 비교에서 이진 영상 부호화 국제표준인 JBIG, G3, G4 및 GIF에 비해 우수한 압축 성능을 보인다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제14권6호
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• pp.547-558
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• 2008

임베디드 시스템은 어플리케이션, OS 커널, 디바이스 드라이버, HAL, 하드웨어와 같은 이질적 계층들이 매우 밀접히 결합되어 있다. 임베디드 시스템은 제품 목적과 탑재된 하드웨어에 따라 맞춤 제작된다. 또한 점점 짧아지는 제품 주기 때문에 여러 업체의 소프트웨어, 하드웨어가 불안정한 상태에서 통합된다. 따라서 모든 계층에 결함 발생 확률이 높다. 임베디드 소프트웨어 개발자는 자신의 코드를 결함이 내재된 다른 계층들과 통합된 상태에서 테스트하며, 이 때문에 테스트해야 할 모든 영역을 테스트하였는지, 자신의 코드가 잘못된 건지, 통합된 다른 소프트웨어나 하드웨어에 문제가 있는 건 아닌지를 확신하기 힘들다. 본 논문은 임베디드 소프트웨어 개발자가 다양한 계층에 내재된 결함 위치와 원인을 추적할 수 있도록 하는 임베디드 소프트웨어 인터페이스 테스트 방안과 이를 구현한 자동화 도구 Justitia를 제안한다. 제안하는 기술은 개발자를 돕기 위한 이뮬레이터를 이용한 디버깅을 전문적인 테스팅으로 승화시킨 자동화 방안이다.

• 한국멀티미디어학회논문지
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• 제5권1호
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• pp.18-27
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• 2002

본 논문에서는 평면 형상에 대해 자연스러운 근사화와 효과적인 지역화를 제공하는 새로운 계층적 표현 방법인 MBO-tree를 제안하였다. 곡선 근사화 방법으로 알려진 Douglas-Peucker 알고리즘을 기반으로 곡선 분할점의 근사화 오차를 분할점과 함께 계층적 트리 노드에 저장함으로써 근사화 척도로 활용하였으며, 보다 자연스러운 형상 표현을 위해 오차 조정 알고리즘도 제안하였다. MBO-tree의 오타 조정은 자식 노드의 오차가 부모 노드의 오차보다 크지 않도록 제한하는 것으로 구현하였다. 지역화를 위해서는 MBR(Minimum Bounding Rectangle)을 단순 확장한 MBO(Minimum Bounding Octangle)를 경계 영역으로 사용하였다. MBO는 다른 계층적 표현 체계의 경계 영역들에 비해 대상 객체에 밀착하여 효과적으로 포함할 뿐만 아니라, 계층간 경계 영역 포함 관계도 만족하기 때문에 점 포함 테스트나 형상간 교차 테스트 등과 같은 계층적인 기하학 연산에 매우 유용하다. 실험을 통해서 본 논문에서 제안한 방법이 strip tree, arc tree, HAL tree등과 같은 다른 계층적 표현 체계에 비해 보다 자연스러운 근사화와 효과적인 지역화가 가능함을 확인하였다.

• 정보보호학회지
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• 제27권2호
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• pp.46-56
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• 2017

사이버 물리 시스템(CPS, Cyber-Physical Systems)은 높은 신뢰성, 실시간성, 자동제어 특성이 요구되는 기반시설 제조 및 생산, 교통 등 산업분야에서 널리 쓰이고 있다. 센서와 액츄에이터 등의 현장장치를 네트워크 기반으로 일정한 상태를 유지하도록 제어를 담당하는 산업제어시스템이 그 예이다. 하지만, CPS는 네트워크 기반 상호 연결이 중가함에 따라 각종 사이버 공격이 급증하고 있는 추세이다. 이에 따라, CPS 보안 기술 연구의 필요성이 대두되었고, CPS 보안 기술 연구개발에 반드시 필요한 기반 환경으로써, 사이버영영과 물리영역을 포함하는 CPS 테스트베드 기술 연구가 활발히 진행 중에 있다. 본 논문에서는 CPS 관련 테스트베드 기술 동향 분석에 앞서 표준 및 지침에 명시된 CPS 구조에 대해 분석하고, 기존에 연구된 CPS 테스트베드 기술을 CPS의 계층적 구조를 기반으로 구성요소 및 구성방법을 비교 분석한다. 또한, CPS 테스트베드와 연계한 제어프로토콜 지원 현황과 사이버공격 시나리오 특징을 분석한다.

• 대한전자공학회논문지SD
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• 제39권5호
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• pp.54-64
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• 2002

최근 IP 코어를 기반으로 하는 시스템 온 칩은 칩 설계 방식의 새로운 방향을 제시하면서 시스템 온 칩의 테스트가 중요한 문제로 대두되고 있다. 시스템 온 칩을 테스트하는 문제가 전체 코어 기반 설계에 병목 현상으로 작용하지 않게 하기 위해서는 효과적인 테스트 구조와 테스트 방법에 대한 연구가 필수적이다. 본 논문에서는 IEEE 1149.1 경계 주사 구조에 기반을 둔 시스템 온 칩 테스트 구조와 테스트 제어 메커니즘을 제안한다. 본 논문에서 제안하는 테스트 제어 접근 구조는 IEEE P1500에서 제안하는 내장된 코어 테스트표준에 상응하면서도 TAPed core와 Wrapped core 모두에 대해서 테스트 제어가 가능하다. 또한 제안하는 테스트 구조는 시스템 온 칩의 입·출력에 존재하는 TCK, TMS, TDI, TDO에 의해서 완전 제어 가능하므로 상위 수준의 테스트 구조와 계층적 구조를 유지할 수 있다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제36권11호
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• pp.928-935
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• 2009

온톨로지 스키마 추론은 개념의 정합성을 테스트하고 계층구조를 자동으로 생성해 준다. 이를 위해 개념의 검색과정은 반드시 수행하여야 한다. 온톨로지 스키마 추론은 온톨로지에 정의된 모든 개념들간의 포함관계를 테스트함으로써 수행된다. 이러한 포함관계 테스트 결과는 개념의 완전 그래프 생성여부에 따라 결정되며 이는 추론의 전체적인 성능에 결정적인 영향을 준다. 일반적으로 완전 그래프 생성 과정은 복잡도가 높은 과정으로 알려져 있으며 이는 낮은 추론성능을 유발시키는 원인이 되고 있다. 본 논문에서는 개념들간의 포함관계 테스트시 개념의 향상된 검색방법을 통해 불필요한 포함관계 테스트를 생략함으로써 온톨로지 스키마 추론의 성능을 향상시키는 방법을 제시하고자 한다. 이 향상된 검색방법은 개념의 포함관계 테스트 결과를 정의상 연관된 다른 개념에 전파함으로써 이루어진다.