• TTA Journal
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• s.105
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• pp.6-11
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• 2006

ITU-T SG17 국제표준화 제주회의 유치·개최/ 제6차 한·중·일 IT 표준협력회의 참가/ IT Forum Korea 2006/ IPTV, 차세대PC 신규 프로젝트그룹 본격적 활동/ OMA 표준화 총회 2007년 서울 개최 확정/ 지그비 국제공인 시험서비스 제공/ 대한민국 SW 공모대전 수상작의 GS시험 의무화 추진/ 공공SW 사업자 선정시 GS인증 가산점 기준 도입/ BQB 인정서 수여/

• Journal of Internet Computing and Services
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• v.6 no.2
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• pp.85-97
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• 2005

At th first time in 1985, Tetris appeared, it became game that are loved to many users until now. Existent Tetris employed way to give score according to number of that is destroyed whenever line are destroyed, and give advantage about serial attack and so on, But, these score calculation method gave so fixed and simple pattern. In this paper, We design and implement the new tetris game System by score calculation method per level that Is different with existent method. That Is, this method is to compare present and before with number of destroyed line and give advantage in basis score, Also, It is going to permit strategic utilization of still more developed tetris than existent tetris using score calculation method per level.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.19 no.2
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• pp.407-413
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• 2015

In this paper, a DFPA(decimal floating-point adder) designed a pipeline structure that uses a LZA(leading zero anticipator) to reduce critical route to shorten delay to improve the speed of operation processing. The evaluation and verification of performance of proposed DFPA applied the Flowrian tool with simulation and Cyclone III FPGA was set as the target on the Quartus II tool for the synthesis. The proposed method compared and verified to proposed the other method using same input data. As a result, the performance of proposed method is improved 11.2% and 5.9% more than L.K.Wang's method and etc.. Also, it is confirmed that improvement of operation processing speed and reduction of the number of delay elements on critical path.

• The Transactions of the Korea Information Processing Society
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• v.4 no.11
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• pp.2861-2873
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• 1997

An FPU(Floating Point unit) is the principle component in high performance computer and is placed on a chip together with main processing unit recently. As a Processing speed of the FPU is accelerated, the rounding stage, which occupies one of the floating point Processing steps for floating point operations, has a considerable effect on overall floating point operations. In this paper, by studying and analyzing the processing flows of the conventional floating point adder/subtractor, multipler and divider, which are main component of the FPU, efficient rounding mechanisms are presented. Proposed mechanisms do not require any additional execution time and any high speed adder for rounding operation. Thus, performance improvement and cost-effective design can be achieved by this approach.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04b
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• pp.714-716
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• 2000

본 논문에서는 웹상에서 학습자의 학습능력을 진단하기 위하여 각 단계별로 질문을 제시하고 질문의 응답여부에 따라 자신의 학습 능력을 평가받고 향후 자신의 능력을 좀 더 향상시킬 수 있는 지침을 제공하는 학습능력 진단시스템을 개발하였다. 본 시스템에서는 소프트웨어 프로세스를 향상시키기 위해 사용되고 있는 능력성숙 모델(CMM)을 기반으로 질문 리스트를 구성하였으며 다양한 학습자의 학습능력을 전단할 수 있도록 학습자의 직업에 따라 별도의 질문 리스트를 준비하였고 질문 리스트와 메시지 및 가산점을 조정한다면 다양한 분야에서도 활용될 수 있을 것이다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2014.01a
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• pp.391-392
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• 2014

본 논문에서는 컴퓨터 프로그래밍 수업에 형성 평가를 여러 차례 적용하여 가산점을 부여하는 경우 학습자들의 학습 의욕과 성적 향상도에 어떤 영향을 미치는지를 연구하였다. 비교 분석을 위해 형성 평가를 적용한 그룹과 적용하지 않은 학습자 그룹의 성적 향상도를 비교하였으며, 그 결과 이와 같은 평가 방법을 통해 형성 평가를 적용한 그룹 중 중위권 이상의 성적을 갖는 학습자들의 성적이 상대적으로 더 크게 향상된 것으로 분석되었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2006.05a
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• pp.886-889
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• 2006

수치연산 보조프로세서로도 알려져 있는 부동 소수점 연산장치(FPU)는 컴퓨터가 사용하는 기본 마이크로프로세서보다 더 빠르게 숫자를 다를 수 있는 특별한 회로 설계 또는 마이크로프로세서를 말한다. FPU는 전적으로 대형 수학적 연산에만 초점을 맞춘 특별한 명령 셋을 가지고 있어서 그렇게 빠르게 계산을 수행할 수 있는 것이다. FPU는 오늘날의 거의 모든 PC에 장착되고 있지만, 실은 그것은 그래픽 이미지 처리나 표현 등과 같은 특별할 일을 수행할 때에 필요하다. 초창기 컴퓨터 회사들은 각기 다른 연산방식을 사용했다. 이에 따라 연산결과가 컴퓨터마다 다른 문제점을 해결하기 위해 IEEE에서는 부동 소수점에 대한 표준안을 제안하였다. 이 표준안은 IEEE Standard 754 이며, 오늘날 인텔 CPU 기반의 PC, 매킨토시 및 대부분의 유닉스 플랫폼에서 컴퓨터 상의 실수를 표현하기 위해 사용하는 가장 일반적인 표현 방식으로 발전하였다. 본 논문에서는 부동 소수점 표준안 중 32-bit 단일 정밀도 부동 소수점 가산기를 VHDL로 구현하여 FPGA칩으로 다운하고 PCI 인터페이스를 통해 Visual C++로 데이터의 입출력을 검증하였다.

• Journal of the Institute of Electronics Engineers of Korea TE
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• v.37 no.5
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• pp.7-16
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• 2000

This paper described a design and implementation of the division/square-root for a redundant floating point binary number using high-speed quotient selector. This division/square-root used the method of a redundant binary addition with 25MHz clock speed. The addition of two numbers can be performed in a constant time independent of the word length since carry propagation can be eliminated. We have developed a 16-bit VLSI circuit for division and square-root operations used extensively in each iterative step. It performed the division and square-toot by a redundant binary addition to the shifted binary number every 16 cycles. Also the circuit uses the nonrestoring method to obtain a quotient. The quotient selection logic used a leading three digits of partial remainders in order to be implemented in a simple circuit. As a result, the performance of the proposed scheme is further enhanced in the speed of operation process by applying new quotient selection addition logic which can be parallelly process the quotient decision field. It showed the speed-up of 13% faster than previously presented schemes used the same algorithms.

• Proceedings of the Korean Institute of Navigation and Port Research Conference
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• 2014.10a
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• pp.131-133
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• 2014

본 연구는 도선사의 근무 연한이 도선의 안전성에 미치는 영향을 살펴보고, 도선사의 근무 연한에 영향을 주는 요인에 대해 분석하는데 목적이 있다. 우선, 지난 10년간 도선사의 진입연령 추이를 통해 해마다 약 0.3년씩 신규 도선사의 고령화가 진행되고 근무 연한 또한 줄어들고 있음을 확인하였다. 둘째, 도선사의 근무 연한이 짧아져서 전문 인력의 활용도가 떨어지고 도선의 안전성에도 악영향을 미치는 것으로 나타났다. 셋째, 도선사의 근무 연한에 직접적인 영향을 미치는 요인인 도선사 면허시험 응시요건과 승무경력가산점 그리고 도선사의 정년에 대하여 상세히 분석하였다. 따라서 도선사의 근무 연한에 영향을 미치는 이러한 요인들에 대하여 정책적으로 개선한다면 도선의 안전성을 향상시키고 나아가 아름다운 우리나라의 항만을 깨끗하고 안전하게 지킬 수 있을 것으로 기대된다.

• The Journal of the Korea institute of electronic communication sciences
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• v.19 no.2
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• pp.409-416
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• 2024

With the expansion of floating-point operation requirements for fast high-speed data signal processing and logic operations, the speed of the floating-point operation unit is the key to affect system operation. This paper studies the performance characteristics of different floating-point multiplier schemes, completes partial product compression in the form of carry and sum, and then uses a carry look-ahead adder to obtain the result. Intel Quartus II CAD tool is used for describing Verilog HDL and evaluating performance results of the floating point multipliers. Floating point multipliers are analyzed and compared based on area, speed, and power consumption. The FMAX of modified Booth encoding with Wallace tree is 33.96 Mhz, which is 2.04 times faster than the booth encoding, 1.62 times faster than the modified booth encoding, 1.04 times faster than the booth encoding with wallace tree. Furthermore, compared to modified booth encoding, the area of modified booth encoding with wallace tree is reduced by 24.88%, and power consumption of that is reduced by 2.5%.