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적재설비 안정성 확보를 위한 FE 해석 기반의 연결부 모델 개발 (Development of Connection Model based on FE Analysis to Ensure Stability of Steel Storage Racks)

  • 허광희;김충길;유달리;전종수;이진옥
    • 대한토목학회논문집
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    • 제38권2호
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    • pp.349-356
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    • 2018
  • 본 논문은 국내에서 연구가 미진한 적재설비의 지진 취약도 평가에 적용할 수 있는 FE 해석 기반의 연결부 모델을 개발하는데 목적이 있다. 이러한 목표를 달성하기 위하여, 적재설비 거동을 파악하기 위한 진동대 실험과 Modal Test, 그리고 구성 부재를 대상으로 한 다양한 부재실험(8가지 Push-over Test)을 진행하였다. 실험결과를 바탕으로 지진취약도 평가에 적용하기 위한 적재설비의 연결부 모델을 개발하기 위하여, NX-Nastran 프로그램을 활용하여 연결부의 상세 모델링을 진행하였다. 특히, 단순 걸쇠 방식으로 연결되는 기둥 부재와 보 부재의 연결을 모사하기 위하여 면대면 표면접촉 요소와 스프링 요소를 적용하였으며, 스프링 요소의 모델은 ARX (Auto Regressive eXogenous) 기반의 수학적 모델을 개발하여 적용하였다. FE 모델 기반의 simulation 결과는 부재 실험 결과와 비교하였을 때, 상호 오차율 8% 미만의 우수한 신뢰도를 보여주었다. 결과적으로 연구에서 개발한 FE해석 기반의 연결부 모델은 적재설비의 지진 취약도 평가를 위한 해석 모델에 활용될 수 있음을 확인하였다.

폐기물매립지 인공식재지반 조성 사례연구 -수도권매립지 제방이격구간 식재층을 대상으로- (A Case Study on the Creating Artificial Planting Ground on the Waste Landfill Sites -In Case of the Bank Isolated Section Planting Layer at the Landfills of Satellite Cities of Seoul-)

  • 조주형;이재근
    • 한국조경학회지
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    • 제29권1호
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    • pp.131-139
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    • 2001
  • This paper aims at surveying through case studies the planting possibility on the interval artificial ground between the bank and the core landfill of the first section of works in the SUDOKWON Landfill area landfill area which was completed, followed by the layer-on-layer landfill process involving the latch or sealing layer against emitting landfill gas from the reclaimed waste. The survey results are as follows; 1. The layers of the artificial planting ground on the landfill were established on the basis of top-on-top procedure for a waste layer, a topping soil layer (T=50cm), a gas blocking layer (broken stones T=30cm), a filter layer (non-woven fabric 700g), a sheet protecting soil layer (T=20cm), and a blocking layer (HDPE SHEET 2.0mm), an irrigation layer (SAND T=30cm), a filter layer (non-woven fabric 700g), a sheet protecting soil layer (T=20cm), and a blocking layer (HDPE SHEET 2.0mm), an irrigation layer (SAND T=30cm), a filter layer (non-woven fabric 700g), a planting layer (T=90cm+), a top mound (T=2m). 2. Since no direct damage on the planting layer affected by the landfill gas was detected, planting is found to be still possible and successful except the severely unequal subsidence portion. 3. The mortality rate is discovered different on different trees: Pinus thunbergii (H3.0$\times$W1.0m) 11.25%, Pinus thunbergii (H2.5$\times$W0.8m) 4.73%, Koelreuteira paniculata 8.67%, Hibiscus syriacus 5.68%, Deutzia parviflora 6.50%, Forsythia koreana 8.17%, Rho. yedoense v. poukhanese 32.22%, and Spiraea pru v. symplicifolia 18.89%; although the last two of which are generally considered to have a strong generic growing character, they are subject to be weakened when exposed to the contaminated microclimate of the site like landfill gas. 4. The damage rates, on Pinus thunbergii, Koelreuteria paniculata, Hibiscus syracus, Forsythia koreana, Deutzia parviflora, Rho. yedoense v. poukhanense were shown to decrease to 7.31-17.69% in the second check (June 2000) lower than 5.77-46.92% in the first examination (June 1999), whereas the damage on Spiraea pru v. symplicifolia relatively increased. It is believed that preparatory method of the air pollution, change of temperature, odor by emitting landfill gas, and minute dust from vehicles should be made, and a research on this matter will be conducted in the near future.

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CIS 응용을 위해 제한된 폭을 가지는 10비트 50MS/s 저 전력 0.13um CMOS ADC (A 10b 50MS/s Low-Power Skinny-Type 0.13um CMOS ADC for CIS Applications)

  • 송정은;황동현;황원석;김광수;이승훈
    • 대한전자공학회논문지SD
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    • 제48권5호
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    • pp.25-33
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    • 2011
  • 본 논문에서는 CIS 응용을 위해 제한된 폭을 가지는 10비트 50MS/s 0.13um CMOS 3단 파이프라인 ADC를 제안한다. 통상 CIS에 사용되는 아날로그 회로에서는 수용 가능한 조도 범위를 충분히 확보하기 위해 높은 전원전압을 사용하여 넓은 범위의 아날로그 신호를 처리한다. 그 반면, 디지털 회로에서는 전력 효율성을 위해 낮은 전원전압을 사용하므로 제안하는 ADC는 해당 전원전압들을 모두 사용하여 넓은 범위의 아날로그 신호를 낮은 전압 기반의 디지털 데이터로 변환하도록 설계하였다. 또한 2개의 잔류 증폭기에 적용한 증폭기 공유기법은 각 단의 증폭동작에 따라 전류를 조절함으로써 증폭기의 성능을 최적화 하여 전력 효율을 더욱 향상시켰다. 동일한 구조를 가진 3개의 FLASH ADC에서는 인터폴레이션 기법을 통해 비교기의 입력 단 개수를 절반으로 줄였으며, 프리앰프를 제거하여 래치만으로 비교기를 구성하였다. 또한 래치에 입력 단과 출력 단을 분리하는 풀-다운 스위치를 사용하여 킥-백 잡음으로 인한 문제를 최소화하였다. 기준전류 및 전압회로에서는 온-칩 저 전력 전압구동회로만으로 요구되는 정착시간 성능을 확보하였으며, 디지털 교정회로에는 신호특성에 따른 두 종류의 레벨-쉬프트 회로를 두어 낮은 전압의 디지털 데이터가 출력되도록 설계하였다. 제안하는 시제품 ADC는 0.35um thick-gate-oxide 트랜지스터를 지원하는 0.13um CMOS로 제작되었으며, 측정된 DNL 및 INL은 10비트에서 각각 최대 0.42LSB, 1.19LSB 수준을 보이며, 동적 성능은 50MS/s 동작속도에서 55.4dB의 SNDR과 68.7dB의 SFDR을 보인다. 시제품 ADC의 칩 면적은 0.53$mm^2$이며, 2.0V의 아날로그 전압, 2.8V 및 1.2V 등 두 종류의 디지털 전원전압에서 총 15.6mW의 전력을 소모한다.