• Journal of the Korean Society for Precision Engineering
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• v.12 no.5
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• pp.149-156
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• 1995

본 연구의 목적은 6자유도를 가진 병렬형 메니퓰레이터의 기구학적 해석을 하는데 있다. 일반적인 산업용 로봇의 구조는 링크가 직렬로 연결된 형상을 하고 있으며 이러한 형태는 넓은 작업공간의 확보와 유연성이 뛰어난 장점이 있는 반면에 각 링크의 오차가 메니퓰레이터의 끝단에서 누적되어 나타나게 되고 구동렬이 증가하게 되는 단점을 지니고 있다. 이러한 단점을 극복하기 위하여 정밀한 위치제어가 필요한 경우에는 병렬형 형태의 링크를 지닌 구조를 사용하고 있다. 병렬형 메니퓰레이터의 역기구학적 해석은 비교적 단순한 데 반하여 정기구학적 해 석은 비선형 방정식의 형태로 나타나며 해석적으로 그 해를 구하기가 쉽지 않다. 본 연구에서는 6자유도를 지닌 병렬형 메니퓰레이터의 기구학적 해석을 수행하였으며 예제를 통하여 검정하였다.

• Journal of KIISE:Computer Systems and Theory
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• v.28 no.3
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• pp.134-143
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• 2001

NUMA 구조 다중 프로세서 시스템에서는 상호 연결망으로서의 버스의 제약을 극복하기 위해 지점간 링크를 이용한 링 구조가 제안되었다. 링 구조 NUMA 시스템에서, 전송이 페이지 단위(2K 바이트 이상)로 이루어지는 디스크 입출력 요구는 지점간 링크에 대한 오랜 접근을 요구하여 지점간 링크의 트래픽을 증가시키는 원인으로 작용한다. 본 논문에서는 지점간 링크의 트래픽을 줄이기 위한 방안으로 입출력 전용 채널을 사용하는 세 가지 디스크 입출력 구조를 제시한다. 제시되는 디스크 입출력 구조를 사용하는 시스템은 디스크 입출력 요구로 인한 지점간 링크의 접근을 없앰으로써 기존 시스템에 비해 트랜잭션의 수행시간을 줄일 수 있다는 장점이 있다. 중앙집중형, 병렬형, 분산형의 세 가지 디스크 입출력 구조를 설계하기 위한 고려 사항과 구현 비용 등을 생각해 본 후, 노드수, 원격 디스크 접근 확률, 디스크 입출력 전송 데이터 크기 등을 달리한 여러 시스템 환경에서의 각 구조의 성능을 비교, 분석해 본다.

• The Transactions of the Korea Information Processing Society
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• v.5 no.12
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• pp.3109-3116
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• 1998

본 논문에서는 대규모 병렬컴퓨터의 구현에 적합한 위상구조인 교차메쉬구조에서, 균등한 메시지분포를 갖고 메시지의 경쟁이 있는 실제적 상황에서 상호접속망내의 메시지의 경로를 선정하기 위한 방법들을 제안하고, 이의 성능을 검증하기 위해 우회 경로설정 알고리즘을 이용하여 시뮬레이션을 하였다. 교차메쉬의 특성상 최적경로의 수가 다른 구조들에 비해 다양하다는 특징을 이용하여 최적경로의 수를 우선순위에 반영한 우회조건 및 대각방향의 링크를 효율적으로 활용하기 위한 링크선정방법에 따를 교차메쉬의 최대지연(maximum delay), 평균지연(average delay) 및 메시지처리율(throughput)을 구하고 이를 비교 고찰하였다. 메시지 전송시 최적인 경로상의 링크에 경합이 생길 경우 최적 경로의 수가 적은 메시지가 높은 우선순위를 가지며 만약 같은 조건이라면 우회한 횟수가 많은 메시지가 높은 우선순위를 갖는 우회조건 LD를 사용하며 이 우선순위에 따라 경로를 선정할 차례가 된 메시지가 선택할 수 있는 최적경로의 수가 많을 경우 대각방향의 링크로 우선적으로 전송할 경우, 오래된 메시지가 높은 우선순위를 갖는 우회조건 A에 의한 방법에 비해 최대지연, 평균지연 및 메시지처리율에 있어서 각각 이상값에 대한 개선목표치의 약58%, 70% 및 31%의 성능개선이 있었다.

• Proceedings of the IEEK Conference
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• 2002.06a
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• pp.25-28
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• 2002

본 논문에서는 W-CDMA(Wide-Code Division Mul-tiple Access)용 Systolic 어레이 구조를 잣는 상향링크 빔형성기법에 대한 성능 분석을 하였다. 적응 어레이 안테나와 Systolic 구조의 MVDR(Minimum Variance Distortionless Response) 알고리즘을 사용하여 구해진 가중치 벡터를 이용하여 원하는 사용자의 방향으로 빔을 형성하고 원하지 않는 사용자의 방향으로는 null을 형성하는 공간필터를 적용하여 W-CDMA 상향링크에서 다중 경로 페이딩과 다중 접속 간섭의 증가에 따른 수신 성능을 분석하였다. 그리고, 안테나 시스템에서 사용되는 가중벡터를 갱신하기 위해 Systolic 구조의 MVDR과 역방향 파일럿 채널을 이용하는 QR-RLS(QR-Recursive Least Squares) 알고리즘을 적용하였다. 본 논문에서는 빔 형성기에 사용하기 위한 역행렬의 계산과 정에 Systolic 어레이 구조를 적용하여 병렬적인 고속처리가 가능한 방법과 효율적인 계산과정을 위해 MVDR 과 QR-RLS 알고리즘을 적용한 공간 필터링의 성능을 소개한다.

• 한국HCI학회:학술대회논문집
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• 2006.02a
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• pp.766-771
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• 2006

현재 많은 신경망의 하드웨어 구현은 부동 소수점 연산에 비해서 적은 면적과 빠른 수행시간을 가지는 고정소수점 연산을 많이 사용하지만, 소프트웨어에서는 일반적으로 높은 정확도를 가지는 부동소수점 연산을 사용한다. 신경망의 하드웨어 구현에서 많이 사용하는 고정소수점 연산은 부동소수점 연산에 비해서 빠른 처리속도와 적은 면적으로써 쉽게 하드웨어 구현에 용이하지만, 부동소수점 연산에 비해서 낮은 정확도와 기존의 부동소수점 연산을 사용하는 소프트웨어 신경망을 쉽게 적용할 수 없는 단점을 가진다. 본 논문에서는 부동소수점 연산을 사용하여 문자 추출 MLP의 데이터 변환 없이 적용할 수 있는 전체 파이프라이닝 설계 구조를 제안한다. 제안된 설계방법은 신경망의 전체 구조를 입력층과 은닉층을 링크 병렬화 방법과 은닉층과 출력층을 뉴런 병렬화 방법을 개선하여 쉽게 파이프라이닝 구조로 설계함으로써 신경망 처리는 은닉층 뉴런수와 동일한 주기로 처리되며, 기존의 문자추출 소프트웨어 신경망을 제안된 하드웨어 설계방법으로 구현하였을 때 11배의 빠른 성능을 나타낸다.

• Electronics and Telecommunications Trends
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• v.18 no.6 s.84
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• pp.19-26
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• 2003

다양한 이동통신기기들을 한 시스템에 수렴시킬 수 있는 기술로서 SDR 기술이 각광받고 있다. 본 논문은 W-CDMA 물리계층 업링크의 트래픽 채널을 DSP로 구현하여 베이스밴드 프로세싱 하는 것을 목적으로 한다. 이러한 소프트웨어 모뎀은 초기화, 소스 데이터 발생, 스프레딩, 스크램블링, 출력단 등으로 이루어진다. 기존의 FPGA, ASIC 등으로 구현된 하드웨어 모뎀을 소프트웨어적인 DSP로 구현할 때 생기는 주요 문제들을 고찰하였다. 로드 밸런싱, 동시성과 실시간성, 버퍼 스킴, 멀티 태스킹, 인터럽트 관리, OVSF 및 스크램블링 코드의 복소수 연산 등이다. 전통적인 구조는 FPGA와 DSP 혼합체인데 각각 칩레벨 프로세싱, 심볼 프로세싱을 담당한다. FPGA와 DSP 혼합체 구조를 넘어서 멀티 DSP를 이용한 병렬처리기법, 또는 reconfiguable 칩을 개발해서 칩레벨 및 심볼 프로세싱을 한 번에 할 수 있는 개발제품도 출시되었다.

• The Transactions of the Korea Information Processing Society
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• v.5 no.12
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• pp.3088-3098
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• 1998

The arrangement graph, which is a viable interconnection scheme for parallel and distributed systems, has been proposed as an attactive altemative to the n-cube. However, A fault tolerant design model which is well suitable for the arrangement graph doesn't has been proposd until recently, but fault tolerant design modelsfor many schemes have been proposed ina large number of paper. So, our paper presents a new fault tolerant design technique suited for the arrangement graph. To maintains the previous structures when it ocurs a fault in the current processing, the scheme properly sugbstitutes a fault-componnent into the existing structures by adding a spare component. the first of all, it converts arrangement graph into a circulant graph using the hamiltonian property and then uses automorphism of circulant graph to tolerate faults. Also, We optimize the cost of rate fault tolerant architectures by adding exactly k spare processor while tolerating up to k processor and minimizing the maximum number of limks per processor. Specially, we proposes a new techniue to minimize the maximum number of links.

• Proceedings of the Korean Society for Noise and Vibration Engineering Conference
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• 1998.04a
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• pp.296-301
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• 1998

In this experiments of design, vibration evaluation, and test of vehicles, aircraft, and other mechanisms the development of vibration simulator that serves environment similar to real fields takes lots of advantages. Especially, in the real field test of vehicles it possesses the advantages of showing the dynamic characteristics of the vehicle. In this study, to investigate the validity and fitness of proposed 6DOF parallel link mechanism we simulated that mechanism.

• The Journal of the Korea Contents Association
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• v.4 no.4
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• pp.189-196
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• 2004

Most of the recent researches for ATM switches have been based on multistage interconnection network known as regularity and self-routing property. These networks can switch packets simultaneously and in parallel. However, they are blocking networks in the sense that packet is capable of collision with each other Mainly Banyan network have been used for structure. There are several ways to reduce the blocking or to increase the throughput of banyan-type switches: increasing the internal link speeds, placing buffers in each switching node, using multiple path, distributing the load evenly in front of the banyan network and so on. Therefore, this paper proposes the use of recirculating shuffle-exchange network to reduce the blocking and to improve hardware complexity. This structures are recirculating shuffle-exchange network as simplified in hardware complexity and Rank network with tree structure which send only a packet with highest priority to the next network, and recirculate the others to the previous network. after it decides priority number on the Packets transferred to the same destination, The transferred Packets into banyan network use the function of self routing through decomposition and composition algorithm and all they arrive at final destinations. To analyze throughput, waiting time and packet loss ratio according to the size of buffer, the probabilities are modeled by a binomial distribution of packet arrival. If it is 50 percentage of load, the size of buffer is more than 15. It means the acceptable packet loss ratio. Therefore, this paper simplify the hardware complexity as use of recirculating shuffle-exchange network instead of bitonic sorter.

• Journal of KIISE:Computing Practices and Letters
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• v.10 no.1
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• pp.25-36
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• 2004

This paper proposes and measures the performance of a distributed EIT (Electrical Impedance Tomography) image reconstruction algorithm which has a master-slave structure. The image construction is a computation based application of which the execute time is proportional to the cube of the unknowns. After receiving a specific frame from the master, each computing node extracts the basic elements by executing the first iteration of Kalman Filter in parallel. Then the master merges the basic element lists into one group and then performs the sequential iterations with the reduced number of unknowns. Every computing node has MATLAB functions as well as extended library implemented for the exchange of MATLAB data structure. The master implements another libraries such as threaded multiplication, partitioned inverse, and fast Jacobian to improve the speed of the serial execution part. The parallel library reduces the reconstruction time of image visualization about by half, while the distributed grouping scheme further reduces by about 12 times for the given target object when there are 4 computing nodes.