• Proceedings of the Korean Vacuum Society Conference
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• 1999.07a
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• pp.114-114
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• 1999

Boron nitride (BN)는 매우 뛰어난 물리적, 화학적 성질을 가지고 있는 재료로 많은 연구가 진행되고 있다. hexagonal 형태의 hBN의 경우 큰 전기 저항과 열 전도도를 가지고 있고 열적 안정성을 가지고 있어 반도체 소자에서 절연층으로 쓰일 수 있다. 또한 X-ray와 가시광선을 투과시키기 때문에 X-ray와 가시광선을 투과시키기 때문에 X-ray lithography이 mask 기판으로 사용될 수 있다. Boron-carbon-nitrogen (BCN) 역시 뛰어난 기계적 성질과 투명성을 가지고 있어 보호 코팅이나 X-ray lithography에 이용될 수 있다. 또한 원자 조성이나 구성을 변화시켜 band gap을 조절할 수 있는 가능성을 가지고 있기 때문에 전기, 광소자의 재료로 이용될 수 있다. 본 연구에서는 여러 합성 조건 변화에 따른 hBN 막의 합성 거동을 관찰하고, 카본 농도변화에 따른 BCN 막의 기계적 성질과 구조의 변화, 그리고 실리콘 첨가에 의한 물성 변화를 관찰하였다. BN박막은 실리콘 (100) 기판 위에 r.f. plasma assisted CVD를 이용하여 합성하였다. 합성 압력 0.015 torr, 원료 가스로 BCl3 1.5 sccm, NH3 6sccm을 Ar 15 sccm을 사용하여 기판 bias (-300~-700V)와 합성온도 (상온~50$0^{\circ}C$)를 변화시켜 BN막을 합성하였다. BCN 박막은 상온에서 기판 bias를 -700V로 고정시킨 후 CH4 공급량과 Ar 가스의 첨가 유무를 변화시켜 합성하였다. 또한 SiH4 가스를 이용하여 실리콘을 함유하는 Si-BCN 막을 합성하였다. 합성된 BN 막의 경우, 기판 bias와 합성 온도가 증가할수록 증착속도는 감소하는 경향을 보여 주었다. 기판 bias와 합성온도에 따른 구조 변화를 SEM과 Xray로 분석하였다. 상온에서 합성한 경우는 표면형상이 비정질 형태를 나타내었고, X-ray peak이 거의 관찰되지 않았다. 합성온도가 증가하게 되면 hBN (100) peak이 나타나게 되고 이것은 합성된 막이 turbostratic BN (tBN) 형태를 가지고 있다는 것을 나타낸다. 50$0^{\circ}C$의 합성 온도에서 기판 bias가 -300V에서 hBN (002) peak이 관찰되었고, -500, -700 V에서는 hBN (100) peak만이 관찰되었다. 따라서 고온에서의 큰 ion bombardment는 합성되는 막의 결정성을 저해하는 요소로 작용한다는 것을 확인 할 수 있었다. 합성된 BN 막은 ball on disk type의 tribometer를 이용하여 마모 거동을 관찰한 결과 대부분 1이상의 매우 큰 friction coefficient를 나타내었고, nano-indenter로 측정한 BN막의 hardness는 매우 soft한 막에서부터 10 GPa 정도 까지의 값을 나타내었고, nano-indenter로 측정한 BN 막의 hardness는 매우 soft한 막에서부터 10GPa 정도 까지의 값을 가지며 변하였다. 합성된 BCN, Si-BCN 막은 FT-IR, Raman, S-ray, TEM 분석을 통하여 그 구조와 합성된 상에 관하여 분석하였다. FT-IR 분석을 통해 B-N 결합과 C-N 결합을 확인할 수 있었고, Raman 분석을 통하여 DLC의 특성을 분석하였다. 마모 거동에서는 BCN 막의 경우 0.6~0.8 정도의 friction coefficient를 나타내었고 Si-BCN 막은 0.3이하의 낮은 friction coefficient를 나타내었다. Hardness는 carbon의 함유량과 Ar 가스의 첨가 유무에 따라 각각을 측정하였고 이것은 BN 막 보다 향상된 값을 나타내었다.

• Proceedings of the Korean Vacuum Society Conference
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• 1999.07a
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• pp.99-99
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• 1999

투명전도막인 Ito(Indium Tin Oxide)는 flat panel display 와 solar cell 같은 optoelectronic 이나 microelectronic device에서 널리 이용되어 지고 있다. 현재 상용화되고 있는 거의 대부분의 ITO 박막은 sputtering법에 의해 제조되고 있으나 공정상의 이유로 15$0^{\circ}C$이상의 기판온도가 요구되어진다. 그런, 실제 display device 제조공정에서는 비정질 실리콘 박막이나 유기막 위에 ITO박막을 제작할 필요성이 증대되어 지고 있고, 또한 다른 전자소자에 있어서도 상온 ITO 박막 형성 공정에 대한 필요성이 증대되고 있다. 이러한 이유로 본 실험에서는 IBAE(Ion Beam Assisted Evsporation)을 이용하여 저온 ITO박막을 유기막 위에 증착하는 공정에 대한 연구를 수행하였다. 이렇게 증착된 ITO 박막의 결정성은 비정질이었다. 또한, 모든 display device 제작에는 식각공정이 필수인데 기존에 사용되고 있는 wet etching 법은 등방성 식각특성 때문에 미세 pattern 형성에 부적합？, 따라서 비등방성 식각에 용이한 plasma etching법을 사용하여 저온 증착된 ITO 박막의 식각특성을 알아보았다. 실험에 사용된 식각장비는 자장 강화된 유도결합형 플라즈마 식각장비(MEICP)를 사용하였으며, 13.56MHz의 RF power를 사용하였다. 식각조건으로 source power는 600W~1000W, 기판 bias boltage는 -100V~-250V를 가하였으며, Ar, CH4, O2, H2, BCl3의 식각 gases, 5mTorr~30mTorr의 working pressure 변화 그리고 기판 온도에 따른 식각특성을 관찰하였다. ITO 가 증착된 기판으로는 유기물 중 투명전도성 박막에 기판으로서 사용가능성이 클 것으로 기대되어지는 PET(polyethylene-terephtalate), PC(polycarbonate), 아크릴을 사용하여 기판 변화가 식각특성에 미치는 영향에 대해서 각각 관찰하였다. 식각속도의 측정은 stylus profiler를 이용하여 측정하였으며 식각후에 표면상태는 scanning electron spectroscopy(SEM)을 이용하여 관찰하였다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.06a
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• pp.104-104
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• 2009

Critical dimensions has rapidly shrunk to increase the degree of integration and to reduce the power consumption. However, it is accompanied with several problems like direct tunneling through the gate insulator layer and the low conductivity characteristic of poly-silicon. To cover these faults, the study of new materials is urgently needed. Recently, high dielectric materials like $Al_2O_3$, $ZrO_2$ and $HfO_2$ are being studied for equivalent oxide thickness (EOT). However, poly-silicon gate is not compatible with high-k materials for gate-insulator. To integrate high-k gate dielectric materials in nano-scale devices, metal gate electrodes are expected to be used in the future. Currently, metal gate electrode materials like TiN, TaN, and WN are being widely studied for next-generation nano-scale devices. The TaN gate electrode for metal/high-k gate stack is compatible with high-k materials. According to this trend, the study about dry etching technology of the TaN film is needed. In this study, we investigated the etch mechanism of the TaN thin film in an inductively coupled plasma (ICP) system with $O_2/BCl_3/Ar$ gas chemistry. The etch rates and selectivities of TaN thin films were investigated in terms of the gas mixing ratio, the RF power, the DC-bias voltage, and the process pressure. The characteristics of the plasma were estimated using optical emission spectroscopy (OES). The surface reactions after etching were investigated using X-ray photoelectron spectroscopy (XPS) and auger electron spectroscopy (AES).

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.406-406
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• 2010

일반적으로, 나노스케일의 MOS 소자에서는 게이트 절연체 두께가 감소함에 따라 tunneling effect의 증가로 인해 PID (plasma induced damage)로 인한 소자 특성 저하 현상을 감소하는 추세로 알려져 있다. 하지만 요즘 많이 사용되고 있는 high-k 게이트 절연체의 경우에는 오히려 더 많은 charge들이 trapping 되면서 PID가 오히려 더 심각해지는 현상이 나타나고 있다. 이러한 high-k 게이트 식각 시 현재는 주로 Hf-based wet etch나 dry etch가 사용되고 있지만 gate edge 영역에서 high-k 게이트 절연체의 undercut 현상이나 PID에 의한 소자특성 저하가 보고되고 있다. 본 연구에서는 이에 차세대 MOS 소자의 gate stack 구조중 issue화 되고 있는 metal gate 층과 gate dielectric 층의 식각공정에 각각 중성빔 식각과 중성빔 원자층 식각을 적용하여 전기적 손상 없이 원자레벨의 정확한 식각 조절을 해줄 수 있는 새로운 two step 식각 공정에 대한 연구를 진행하였다. 먼저 TiN metal gate 층의 식각을 위해 HBr과 $Cl_2$ 혼합가스를 사용한 중성빔 식각기술을 적용하여 100 eV 이하의 에너지 조건에서 하부층인 $HfO_2$와 거의 무한대의 식각 선택비를 얻었다. 하지만 100 eV 조건에서는 낮은 에너지에 의한 빔 스케터링으로 실제 패턴 식각시 etch foot이 발생되는 현상이 관찰되었으며, 이를 해결하기 위하여 먼저 높은 에너지로 식각을 진행하고 $HfO_2$와의 계면 근처에서 100 eV로 식각을 해주는 two step 방법을 사용하였다. 그 결과 anistropic 하고 하부층에 etch stop된 식각 형상을 관찰할 수 있었다. 다음으로 3.5nm의 매우 얇은 $HfO_2$ gate dielectric 층의 정확한 식각 깊이 조절을 위해 $BCl_3$와 Ar 가스를 이용한 중성빔 원자층 식각기술을 적용하여 $1.2\;{\AA}$/cycle의 단일막 식각 조건을 확립하고 약 30 cycle 공정시 3.5nm 두께의 $HfO_2$ 층이 완벽히 제거됨을 관찰할 수 있었다. 뿐만 아니라, vertical 한 식각 형상 및 향상된 표면 roughness를 transmission electron microscope(TEM)과 atomic force microscope (AFM)으로 관찰할 수 있었다. 이러한 중성빔 식각과 중성빔 원자층 식각기술이 결합된 새로운 gate recess 공정을 실제 MOSFET 소자에 적용하여 기존 식각 방법으로 제작된 소자 결과를 비교해 본 결과 gate leakage current가 약 one order 정도 개선되었음을 확인할 수 있었다.