마이크로전자및패키징학회지 (Journal of the Microelectronics and Packaging Society)

  • 제32권3호
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  • Pages.110-116
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  • 2025
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  • 1226-9360(pISSN)
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  • 2287-7525(eISSN)
한국마이크로전자및패키징학회 (The Korean Microelectronics and Packaging Society)
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SiC 기반 멀티칩 파워 모듈의 기생인덕턴스 저감 및 균일화 설계 방법

Parasitic Inductance Reduction and Balancing for SiC-Based Multi-Chip Power Modules

  • 성규호 (한양대학교 인공지능반도체공학과) ;
  • 임재명 (한양대학교 인공지능반도체공학과)
  • Kyuho Sung (Department of Artificial Intelligence Semiconductor Engineering, Hanyang University) ;
  • Jaemyung Lim (Department of Artificial Intelligence Semiconductor Engineering, Hanyang University)
  • 투고 : 2025.08.17
  • 심사 : 2025.09.30
  • 발행 : 2025.09.30
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초록

본 논문에서는 기생 인덕턴스(parasitic inductance)의 저감 및 균일화 방안을 제안한다. 최근 전기차(electric vehicle, EV)의 출력 증가에 따라 고전력 구동이 요구되면서, 제한된 공간 내에서 높은 전력 밀도를 구현할 수 있는 멀티칩(multi-chip) 구조의 실리콘 카바이드(silicon carbide, SiC) 기반 파워 모듈의 활용이 증가하고 있다. 이러한 구조에서는 여러 개의 SiC 소자를 병렬로 연결하여 단일 소자처럼 동작시키는 것이 일반적이나, 각 소자 간 기생 인덕턴스 및 기타 기생 성분의 불균일성으로 인해 전류 밀도의 불균형, 전압 오버슈트(overshoot), 및 그에 따른 국부 발열이 발생하여 모듈의 신뢰성과 효율성 저하를 초래한다. 본 연구에서는 기존 파워 모듈 기술의 동향을 분석하고, 이를 바탕으로 기생 인덕턴스를 효과적으로 저감하고 SiC 소자 간 인덕턴스 편차를 최소화할 수 있는 신규 파워 모듈 구조를 제안한다. 제안된 구조는 양면 방열(double-sided cooling, DSC) 기법을 적용하여 열 관리를 최적화하였으며, 다중 전력 루프(multi-power loop)를 형성하고 루프 간 자기장을 상쇄하는 interleaved 구조를 기반으로 설계되었다. 여기에 추가적으로 cavity 구조를 도입하여 전류 경로의 균일화를 도모함으로써, 모듈 내 소자 간 기생 인덕턴스 차이를 더욱 감소시켰다. 시뮬레이션 및 실험 결과, 제안된 구조는 기존 interleaved 모듈 대비 최대 전류 차이를 17.4 A에서 10.5 A로 감소시켜 약 39.66%의 개선 효과를 나타내었다. 이러한 결과는 제안한 멀티칩 파워 모듈 구조가 동적 전류 불균형을 효과적으로 완화하며, 모듈의 전기적 신뢰성과 동작 안정성 향상에 기여할 수 있음을 입증한다.

This paper presents a method to reduce and equalize parasitic inductance in multi-chip SiC power modules. As electric vehicle (EV) power demand grows, modules integrating multiple SiC devices are widely adopted to achieve high power density within limited space. However, parasitic inductance variations among parallel-connected chips cause current imbalance, voltage overshoot, and localized heating, reducing efficiency and reliability. To address this, a new power module structure is proposed. The design applies double-sided cooling (DSC) for enhanced thermal management and introduces a multi-power-loop interleaved architecture to lower loop inductance via magnetic field cancellation. In addition, cavity structures are incorporated to equalize current paths and minimize inductance mismatch among devices. Simulation and experimental results confirm the effectiveness of the proposed design. The maximum current deviation is reduced from 17.4 A to 10.5 A, representing a 39.66% improvement over conventional interleaved modules. These results demonstrate that the proposed structure effectively suppresses dynamic current imbalance while improving both electrical reliability and operational stability in SiC-based power systems.

키워드

과제정보

이 연구는 2025년도 산업통상자원부 및 한국산업기술기획평가원(KEIT) 연구비 지원에 의한 연구임(RS-2024-00405131). 본 연구는 IDEC에서 EDA Tool를 지원받아 수행하였습니다.

참고문헌

  1. J. Reimers, L. Dorn-Gomba, C. Mak and A. Emadi, "Automotive Traction Inverters: Current Status and Future Trends", IEEE Trans. Veh. Technol., 68(4), 3337-3350 (2019). https://doi.org/10.1109/TVT.2019.2897899
  2. D. Kim, J. Bang and M.-S. Kim, "Advances in Power Semiconductor Devices for Automotive Power Inverters: SiC and GaN", J. Microelectron. Packag. Soc., 30(2), 43-51 (2023).
  3. J. Jeon, S. Shin, K. T. Min and S. W. Yoon, "Analysis of Parasitic Inductance and Switching Losses through Lead Frame Modification and Snubber for Automotive SiC Power Modules", J. Microelectron. Packag. Soc., 31(3), 99-104 (2024).
  4. M. Basit, S. Ahmed, M. Motalab, J. C. Roberts, J. C. Suhling and P. Lall, "The Anand Parameters for SAC Solders after Extreme Aging", Proc. 15th IEEE Intersociety Conference on Thermal and Thermomechanical Phenomena in Electronic Systems (ITherm), 440-447 (2016).
  5. B. Jeong, A. Oh, S. Kim, G. Lee and H. Bae, "Thermal Design of High Power Semiconductor Using Insulated Metal Substrate", J. Microelectron. Packag. Soc., 30(1), 63-70 (2023).
  6. Y. Yan, B. Liu, J. Lv, Z. Zheng, J. Liu and C. Chen, "A Novel Double-Sided Cooling Silicon Carbide Power Module with Ultralow Parasitic Inductance Based on an Interleaved Power Loop", IEEE Trans. Power Electron., 39(10), 12570-12588 (2024). https://doi.org/10.1109/TPEL.2024.3410509
  7. H. Lee, V. Smet and R. Tummala, "A Review of SiC Power Module Packaging Technologies: Challenges, Advances, and Emerging Issues", IEEE J. Emerging Sel. Top. Power Electron., 8(1), 239-255 (2020). https://doi.org/10.1109/JESTPE.2019.2951801
  8. F. Yang, Z. Liang, Z. J. Wang and F. Wang, "Design of a Low Parasitic Inductance SiC Power Module with Double-Sided Cooling", Proc. IEEE Applied Power Electronics Conference and Exposition (APEC), 3057-3062 (2017).
  9. F. Yang, Z. Wang, Z. Liang and F. Wang, "Electrical Performance Advancement in SiC Power Module Package Design with Kelvin Drain Connection and Low Parasitic Inductance", IEEE J. Emerging Sel. Top. Power Electron., 7(1), 84-98 (2019). https://doi.org/10.1109/JESTPE.2018.2870248
  10. Y. Yan, C. Chen, Z. Wu, J. Guan, J. Lv and Y. Kang, "A High Power Density Double-Side-End Double-Sided Bonding SiC Half-Bridge Power Module", IEEE Trans. Transp. Electrif., 9(2), 3149-3163 (2023). https://doi.org/10.1109/TTE.2022.3225115
  11. C. Zhao, L. Wang and F. Zhang, "Effect of Asymmetric Layout and Unequal Junction Temperature on Current Sharing of Paralleled SiC MOSFETs with Kelvin-Source Connection", IEEE Trans. Power Electron., 35(7), 7392-7404 (2020). https://doi.org/10.1109/TPEL.2019.2954716
  12. J. Lv, C. Chen, B. Liu, Y. Yan and Y. Kang, "A Dynamic Current Balancing Method for Paralleled SiC MOSFETs Using Monolithic Si-RC Snubber Based on a Dynamic Current Sharing Model", IEEE Trans. Power Electron., 37(11), 13368-13384 (2022). https://doi.org/10.1109/TPEL.2022.3179829