Fig. 1. Diagram of proposed 12-bit SAR A/D converter. 그림 1. 제안한 12비트 SAR A/D 변환기의 다이어그램
Fig. 2. Proposed architecture timing and operation. 그림 2. 제안한 구조의 타이밍 및 동작
Fig. 3. Diagram of split capacitor 12-bit SAR A/D converter C-DAC. 그림 3. 스플릿 커패시터를 사용한 12비트 SAR A/D 변환기의 C-DAC 구성 다이어그램
Fig. 4. Diagram of proposed 12-bit SAR A/D converter C-DAC. 그림 4. 제안하는 구조의 12비트 SAR A/D 변환기의 C-DAC 구성 다이어그램
Fig. 5. Photography of proposed SAR A/D converter. 그림 5. 제안하는 SAR A/D 변환기의 칩 사진
Fig. 6. Restoration waveform by logic analyzer. 그림 6. 로직 분석기를 통해 복원한 입력신호
Fig. 7. FFT result(fin : 1KHz, fCLK : 5MHz). 그림 7. FFT 측정 결과(fin : 1KHz, fCLK : 5MHz)
Fig. 8. FFT result(fin : 1KHz, fCLK : 5MHz). 그림 8. FFT 측정 결과 (fin : 1KHz, fCLK : 5MHz)
Fig. 9. Measured internal clock signal. 그림 9. 내부 클럭 신호 파형
Fig. 10. Variation of ENOB versus input frequency. 그림 10. 입력신호 가변에 따른 유효비트수
Fig 11. Variation of ENOB versus clock frequency. 그림 11. 클럭 신호 가변에 따른 유효비트수
Table 1. Switching energy of each architecture. 표 1. 각 구조의 스위칭 에너지
Table 2. Comparison of performance. 표 2. 성능비교
참고문헌
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