한국시뮬레이션학회논문지 (Journal of the Korea Society for Simulation)

한국시뮬레이션학회 (The Korea Society for Simulation)
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TCAD 툴을 이용한 제안된 얕은 트랜치 격리의 시뮬레이션

Simulations of Proposed Shallow Trench Isolation using TCAD Tool

  • 이용재 (동의대학교 공과대학 전자공학과)
  • 투고 : 2013.05.24
  • 심사 : 2013.09.25
  • 발행 : 2013.12.31
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초록

본 논문에서는, 초고집적과 초고내압 MOSFET를 위한 높은 임계전압에서 제안한 구조의 얕은 트랜치 접합 격리 구조에 대한 시뮬레이션 하였다. 열전자 스트레스와 열 손상의 유전 강화 전계의 물리적 기본 모델들은 주위 온도와 스트레스 바이어스의 넓은 범위에 걸친 집적화된 소자들에 있어서 분석하는 전기적의 목표인 TCAD 툴을 이용하였다. 시뮬레이션 결과, 얕은 트랜치 접합 격리 구조가 수동적인 전기적 기능 일지라도, 소자의 크기가 감소됨에 따라서, 초대규모 집적회로 공정의 응용에서 제안된 얕은 트랜치 격리 구조가 전기적 특성에서 전위차, 전계와 포화 임계 전압이 높게 나타났다.

In this paper, the proposed shallow trench isolation structures for high threshold voltage for very large scale and ultra high voltage integrated circuits MOSFET were simulated. Physically based models of hot-carrier stress and dielectric enhanced field of thermal damage have been incorporated into a TCAD tool with the aim of investigating the electrical degradation in integrated devices over an extended range of stress biases and ambient temperatures. As a simulation results, shallow trench structure were intended to be electric functions of passive, as device dimensions shrink, the electrical characteristics influence of proposed STI structures on the transistor applications become stronger the potential difference electric field and saturation threshold voltage.

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참고문헌

  1. Susanna Reggiani et. al., "TCAD Simulation of Hot-Carrier and Thermal Degradation in STI-LDMOS Transistors" IEEE Transactions on Electron Devices, Vol. 60, No. 2, pp. 691-698, Feb. 2013 https://doi.org/10.1109/TED.2012.2227321
  2. V. C. Su et al., "Shallow-Trench-Isolation (STI)- Induced Mechanical-Stress-Related Kink- Effect Behaviors of 40-nm PD SOI NMOS Device" IEEE Transactions on Electron Devices, Vol. 55, No. 6, pp. 1588-1562, JUNE 2008.
  3. S. Poli, S. Reggiani, et. al., "Hot-carrier stress induced degradation in multi-STI-Finger LDMOS: An experimental and numerical insight," Solid State Electron., vol. 65/66, pp. 57-63, Nov./Dec. 2011. https://doi.org/10.1016/j.sse.2011.06.007
  4. Zih-Song Wang et. al., "A New Recess Method for SA-STINAND Flash Memory" IEEE Electorn Device Lett., Vol. 33, No. 6, pp. 896-898, June 2012. https://doi.org/10.1109/LED.2012.2192251
  5. V. C. Su et al., "Shallow-Trench-Isolation (STI)-Induced Mechanical-Stress-Related Kink- Effect Behaviors of 40-nm PD SOI NMOS Device" IEEE Transactions on Electron Devices, Vol. 55, No. 6, pp. 1588-1562, JUNE 2008.
  6. Susanna Reggiani et. al. "Physics-Based Analytical Model for HCS Degradation in TI- LDMOS Transistors" IEEE Trans. on Electron Devices, Vol. 58, No. 9, pp. 3072-3080, Sep. 2011. https://doi.org/10.1109/TED.2011.2160023