상위수준 합성에서의 클록 선택 방법

A method for Clock Selection in High-Level Synthesis

상위수준합성에서 클록 선택은 시스템의 성능과 설계의 질에 큰 영향을 미친다. 대부분의 시스템에서 클럭은 사전에 설계자에 의해 미리 명시되어야하지만, 최상의 클록은 상이한 스케줄의 결과를 평가한 후에 탐색이 가능하다. 본 연구에서는 체이닝이 가능한 연산 집합으로부터 클록을 선택하면서 동시에 스케줄링 하는 방법을 제안한다. 제안 스케줄링 알고리즘은 선택된 클록 주기에 기초하여 비트 단위 지연시간을 고려한 체이닝을 수행하며 리스트 스케줄링 방법으로 진행한다. 실험 결과는 제안 방법이 18%의 성능 개선이 있음을 보인다.

Clock selection has a significant impact on the performance and quality of designs in high-level synthesis. Almost systems require that the clock length is required prior to scheduling, the best value of the clock can be found only after evaluating different schedules. In this study, we presents a scheduling method that works simultaneously with synthesis by selecting a clock from a chainable operation set. Our scheduling algorithm is based on list scheduling and executes chaining considering bit level delays based on selected clock period. Experimental results show that our method improves the performance by 18 percent.