Research on Event Mechanism for Reducing Power Overheads in Cache Memory Synchronization

캐시 메모리 동기화 전력 감소를 위한 이벤트 메커니즘에 대한 연구

  • Pak, Young-Jin (School of Electrical & Electronic Engineering, Yonsei University) ;
  • Jeong, Ha-Young (School of Electrical & Electronic Engineering, Yonsei University) ;
  • Lee, Yong-Surk (School of Electrical & Electronic Engineering, Yonsei University)
  • 박영진 (연세대학교 전기전자공학과) ;
  • 정하영 (연세대학교 전기전자공학과) ;
  • 이용석 (연세대학교 전기전자공학과)
  • Received : 2010.12.23
  • Accepted : 2011.05.12
  • Published : 2011.05.25

Abstract

In this paper, we propose an anycast event driven synchronization mechanism to reduce power overheads. Our proposed mechanism can reduce unnecessary polling operations on SHI(Snoop Hit Invalidate) or SHR(Snoop Hit Read) states. It prevents waisting bandwidth and reduces power overheads on polling operation. Also it decreases transition power of state change compared to broadcast model. Simulation results indicated that the proposed architecture had about 15.3% of power decrease compared to spin-lock model and about 4.7% of power decrease compared to broadcast model. Overall results indicated that proposed synchronization mechanism could increase power efficiency of multi-core system by reducing power overheads.

본 논문에서는 다중 프로세서 구조에서 캐쉬 메모리 동기화 시 생기는 전력 오버헤드를 줄이기 위한 애니캐스트 방식의 이벤트 드리븐(Event Driven) 동기화 방법을 제안한다. 제안하는 동기화 방법은 기본적인 동기화 프로토콜에서 SHI(Snoop Hit Invalidate) 또는 SHR(Snoop Hit Read) 발생 시, 락 권한 획득에 실패 하였을 때 발생하는 불필요한 폴링 동작을 줄여 줌으로서 버스 대역폭이 낭비되는 것을 막아주고, 통신에 의한 전력 오버헤드를 감소시켜준다. 더 나아가 브로드캐스트 방식의 이벤트 드리븐 동기화 방법에 비해 불필요한 절전 상태 변화로 인하여 생기는 트랜지션 전력을 줄여 전력 소모를 더욱 감소시킬 수 있다는 장점이 있다. 시뮬레이션 결과 기존 스핀-락 방식에 비해 15.3% 정도의 에너지 절감효과를 얻을 수 있었고 브로드캐스트 방식에 비해서 4.7%의 에너지 절감 효과를 얻을 수 있었다. 따라서 제안하는 동기화 방법은 저전력 다중 프로세서 시스템에 적합한 방식이라고 할 수 있다.

Keywords

References

  1. 리처드 로(Richard Low), "마이크로 프로세서 동향과 멀티 코어, 메모리 및 전원 관리," Freescale Semiconductor Report, 2007.
  2. Monchiero. M, Palermo. G, Silvano. C, Villa. O, "Efficient Synchronization for Embedded On-Chip Multiprocessors," IEEE Trans. on Very Large Scale Integration Systems, Vol. 14, no. 10, pp.1049-1062, Oct. 2006. https://doi.org/10.1109/TVLSI.2006.884147
  3. Shaoshan. Liu, Jean-Luc Gaudiot, "Synchronization Mechanisms on Modern Multi-core Architecture," Advances in Computer Systems Architecture Lecture Notes in Computer Science, Vol. 4679, pp-290-303, 2007.
  4. Hennessy. J.L, Patterson. D.A, "Computer Archtiecture - A Quantitative Approach," Morgan Kaufmann, SanFrancisco, 2006.
  5. Luca Benini, Alessandro Bogliolo, and Giovanni De Micheli "A Survey of Design Techniques for System-Level Dynamic Power Management," IEEE Trans. on Very Large Scale Integration Systems, Vol. 8, no. 3, pp.299-316, JUNE 2000. https://doi.org/10.1109/92.845896
  6. John Goodacre, "Low Power Processing: Use Only the Power Needed to Get the Job Done," on ARM Technical Report, Dec. 2008.
  7. Binkert N.L., Dreslinski R.G., Hsu L.R., Lim, K.T., Saidi A.G., Reinhardt S.K., "The M5 Simulator: Modeling Networked Systems," on Micro, Vol. 26, no. 4, pp.52-60, Aug. 2006.
  8. S. Woo, M. Ohara, E. Torrie, J.P. Singh, A. Gupta. "The SPLASH-2 programs: Characterization and methodological considerations," in Proc. of the 22th International Symposium on Computer Architecture, Vol. 23 no. 2, Italy, June 1995.