Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

Design of a 26ps, 8bit Gated-Ring Oscillator Time-to-Digital Converter using Vernier Delay Line

버니어 지연단을 이용한 26ps, 8비트 게이티드 링 오실레이터 시간-디지털 변환기의 설계

  • 진현배 (인하대학교 전자전기공학부) ;
  • 박형민 (인하대학교 전자전기공학부) ;
  • 김태호 (인하대학교 전자전기공학부) ;
  • 강진구 (인하대학교 전자전기공학부)
  • Received : 2010.12.08
  • Published : 2011.02.25
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Abstract

This paper presents a Time-to-Digital Converter which is a key block of an All-Digital Phase Locked Loop. In this work, a Vernier Delay Line is added in a conventional Gated Ring Oscillator, so it could get multi-phases and a high resolution. The Gated Ring Oscillator uses 7 unit delay cell, the Vernier Delay Line is used each delay cell. So proposed Time-to-Digital Converter uses total 21 phases. This Time-to-Digital Converter circuit is designed and laid out in $0.13{\mu}m$ 1P-6M CMOS technology. The proposed Time-to-Digital Converter achieves 26ps resolution, maximum input signal frequency is 100MHz and the digital output of proposed Time-to-Digital Converter are 8-bits. The proposed TDC detect 5ns phase difference between Start and Stop signal. A power consumption is 8.4~12.7mW depending on Enable signal width.

본 논문에서는 디지털 위상고정루프(All-digital PLL)를 구성하는 핵심 블록인 시간-디지털 변환기(Time-to-Digital Converter)를 제안하고 구현하였다. 본 연구에서는 게이티드 링 오실레이터 시간-디지털 변환기(GRO-TDC)의 기본 구조에 버니어 지연단(VDL)을 이용하여 다중 위상을 얻음으로써 보다 높은 해상도를 얻을 수 있는 구조를 제안하였다. 게이티드 링 오실레이터(GRO)는 총 7개의 지연셀을 사용하였고, 버니어 지연단(VDL) 3단을 이용하여 총 21개의 다중 위상을 사용하여 시간-디지털 변환기(TDC)를 설계하였다. 제안한 회로는 $0.13{\mu}m$ 1P-6M CMOS 공정을 사용하여 설계 및 구현하였다. 측정결과, 제안한 시간-디지털 변환기(TDC)의 최대 입력 주파수는 100MHz이고, 해상도는 26ps로 측정되었으며, 출력은 8-비트이며, 검출이 가능한 최대 위상 차이는 5ns의 위상 차이까지 검출이 가능하였다. 전력 소비는 측정된 Enable 신호의 크기에 따라 최소 8.4mW에서 최대 12.7mW로 측정되었다.

Keywords

References

  1. B. M. Helal, M. Z. Straayer, G. Y. Wei and M. H. Perrott, "A Highly Digital MDLL-Based Clock Multiplier That Leverages a Self-Scrambling Time-to-Digital Converter to Achieve Subpicosecond Jitter Performance," IEEE Journal of Solid-State Circuits, vol. 43, no. 4, pp. 855-863, Apr. 2008. https://doi.org/10.1109/JSSC.2008.917372
  2. M. Z. Straayer and M. H. Perrott, "A Multi-Path Gated Ring Oscillator TDC With First-Order Noise Shaping," IEEE Journal of Solid-State Circuits, vol. 44, no. 4, pp. 1089-1098, Apr. 2009 https://doi.org/10.1109/JSSC.2009.2014709
  3. J. Rogers, C. Plett, F. Dai, "Integrated Circuit Design for High-Speed Frequency Synthesis," Artech House. 2007.
  4. Hwang Kyu-dong, "An Area Efficient Asynchronous Gated-Ring Oscillator Time-to- Digital Converter," M.S, Electric Engneering, KAIST, Feb. 2009.
  5. Ramakrishnan V. and Balsara P.T., "A Wide-Range, High-Resolution, Compact, CMOS Time-to-Digital Converter," VLSI Design 2006, pp. 6, Jan. 2006.
  6. Li G.H., and Chou H.P., "A High Resolution Time-to-Digital Converter using Two-level Vernier Delay Line Technique," Nuclear Science Symposium Conference Record, 2007. IEEE, vol. 1, pp. 276-280, Oct. 2007.
  7. R. B. Staszewski, S. Vemulapalli, P. Vallur, J. Wallberg, and P. T. Balsara, "1.3V 20 ps Time-to-Digital Converter for Frequency Synthesis in 90-nm CMOS," IEEE Trans. Circuits Syst. II, Expr. Briefs, vol. 53, no. 3, pp. 220-224, Mar. 2006. https://doi.org/10.1109/TCSII.2005.858754
  8. T.E. Rahkonen and J. T. Kostamovaara, "The use of stabilized CMOS Delay Lines for the Digitization of Short Time Intervals," IEEE J. Solid-State Circuits, vol. 28, no. 8, pp. 887-894, Aug. 1993. https://doi.org/10.1109/4.231325
  9. P. Chen, S. I. Liu, and J. Wu, "A CMOS Pulse-shrinking Delay Element for Time Interval Measurement," IEEE Trans. Circuits Syst. II, Analog Digit. Signal Process., vol. 47, no. 9, pp. 954-958, Sep. 2000. https://doi.org/10.1109/82.868466
  10. M.J. Lee, and A. Abidi, "A 9b, 1.25ps Resolution Coarse-Fine Time-to-Digital Converter in 90nm CMOS that Amplified a Time Residue," IEEE Journal of Solid-State Circuits, vol. 43, no. 4, pp. 769-777, Apr. 2008.