Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

Analysis and Suppression of the Corner Effect in a Saddle MOSFET Including Quantum Confinements Effects

양자가둠 효과를 포함한 Saddle MOSFET에서의 모서리효과의 분석과 억제방법

  • Pervez, Syed Atif (School of Electrical Engineering and Computer Science, Seoul National University) ;
  • Kim, Hee-Sang (School of Electrical Engineering and Computer Science, Seoul National University) ;
  • Rehman, Atteq-Ur (School of Electrical Engineering and Computer Science, Seoul National University) ;
  • Lee, Jong-Ho (School of Electrical Engineering and Computer Science, Seoul National University) ;
  • Park, Byung-Gook (School of Electrical Engineering and Computer Science, Seoul National University) ;
  • Shin, Hyung-Cheol (School of Electrical Engineering and Computer Science, Seoul National University)
  • 셰드 (서울대학교 전기컴퓨터공학부) ;
  • 김희상 (서울대학교 전기컴퓨터공학부) ;
  • 라흐만 (서울대학교 전기컴퓨터공학부) ;
  • 이종호 (서울대학교 전기컴퓨터공학부) ;
  • 박병국 (서울대학교 전기컴퓨터공학부) ;
  • 신형철 (서울대학교 전기컴퓨터공학부)
  • Published : 2010.03.25
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Abstract

A comparative analysis of quantum-mechanical and classical simulation regarding corner effect in a Saddle MOSFET has been carried out using a 3-D numerical simulator. The comparison has shown that quantum simulation gives correct description of device by providing accurate peak E-density position and magnitude at the Si-fin cross-section, hence accurate analysis of corner effect and its impact on device threshold voltage (Vth) characteristics is carried out. Moreover, rounding the Si-fin comers or lowering the body doping have been shown as two possible techniques to suppress the undesirable corner effect.

Saddle MOSFET의 모서리의 효과에 대한 고전역학과 양자역학적 시뮬레이션의 비교분석을 3차원 수치 시뮬레이터를 사용하여 수행하였다. 비교분석 결과 양자역학적 시뮬레이션에서는 실리콘 핀의 단면에서의 정확한 최대 전자 밀도의 위치와 크기를 제공함으로써 소자의 정확한 설명을 제공하는 것을 보여 주었고, 이를 이용하여 모서리 효과 및 그것이 소자의 문턱전압의 특성을 미치는 영향의 정확한 분석이 실행되었다. 또한, 모서리 효과를 억제하기 위해서 실리콘 핀의 모서리를 둥글게 하거나 구석의 바디도핑을 낮추는 두 가지 가능한 기법을 제시했다.

Keywords

References

  1. S.W. Chung, S.D. Lee, S.A. Jang, M.S. Yoo, K.O. Kim, C. O. Chung, S. Y. Cho, H.J. Cho, L.H. Lee, S.H. Hwang, J.S. Kim, B.H. Lee, H. G. Yoon, H.S. Park, S.J. Baek, Y.S. Cho, N.J. Kwak, H.C. Sohn, S.C. Moon, K.D. Yoo, J.G. Jeong, J.W. Kim, S.J. Hong, and S.W. Park, "Highly scalable saddle-fin (S-Fin) transistor for sub 50 nm DRAM technology," in VLSI Symp. Tech. Dig.,pp.147–148, 2006.
  2. W. Xiong, J.W. Park and J.P. Colinge "Corner effect in multiple-gate SOI MOSFETs" SOI Conference, pp.111, 2003.
  3. B. Doyle, B. Boyanov, S. Datta, M. Doczy, S. Hareland , B. Jin, J. Kavalieros, T. Linton, R. Rios and R. Chau "Tri-gate fully depleted CMOS transistors: Fabrication, design and layout" VLSI Technology , pp.133, 2003.
  4. Sentaurus Device User Guide version A-2007.12, December 2007.
  5. G. Paasch and H. Ubensee, "A Modified Local Density Approximation: Electron Density in Inversion Layers," Physica Status Solidi (b), vol. 113, no. 1, pp. 165-178, 1982. https://doi.org/10.1002/pssb.2221130116
  6. Hansch W., Vogelsang T. Kircher R., and Orlowski M. "Carrier transport near the Si/SiO2 interface of a MOSFET" Solid-State Electronics 32(10): pp. 839-849, 1989. https://doi.org/10.1016/0038-1101(89)90060-9