Abstract
In the digital system, ROM has a large power-consumption and a speed-bottleneck. According to gradual growth of system speed, ROM is demanded to have low-power consumption and high-speed operation design. The ROM adapted in FFT or FIR filter needs method of sequential accessed addressing. We proposed a reduction method for the number of storage cells in this paper. The number of storage cells which is connected with bi-line is reduced by the proposed method so that the capacitance value of bit-time is reduced. In this case, delay time, and power consumption are reduced. Design result of ROM in this paper using the proposed method could reduce up to 86.3% of storage cell '1' compare with conventional method.
ROM은 디지털 시스템에서 전력 소모가 크고 속도의 병목현상을 갖는 블록이다. 점증적인 시스템의 고속화에 따라 ROM 설계시 전력소모 감소와 동작 속도 향상이 요구 된다 FFT 및 FIR 필터에 적용되는 ROM은 주소를 순차적으로 접근하는 방식의 ROM이 필요하며, 본 논문에서는 순차적으로 주소를 접근하는 ROM을 설계할 때 기존의 ROM과 같은 값을 출력 하면서 저장되는 셀을 줄일 수 있는 방법을 제안하였다 이러한 방법을 이용하면 비트라인에 연결된 저장 셀 개수가 감소되며 따라서 비트라인의 커패시턴스 값이 감소된다 비트라인의 커패시턴스 값이 감소하면서 지연시간 및 파워가 감소한다. 논문에서 예제로 사용한 Fill 계수 저장용 ROM의 경우 제안한 알고리즘을 적용하였을 때 저장 셀 '1'이 최대 86.3% 감소함을 알 수 있다.
