패킷 스케줄러를 위한 빠르고 확장성 있는 우선순위 큐의 하드웨어 구조

A Fast and Scalable Priority Queue Hardware Architecture for Packet Schedulers

  • 김상균 (경북대학교 전자전기컴퓨터학부) ;
  • 문병인 (경북대학교 전자전기컴퓨터학부)
  • Kim, Sang-Gyun (School of Electrical Engineering & Computer Science, Kyungpook National University) ;
  • Moon, Byung-In (School of Electrical Engineering & Computer Science, Kyungpook National University)
  • 발행 : 2007.10.25

초록

본 논문에서는 QoS를 보장하면서 빠른 네트워크 속도를 지원해 줄 수 있는 우선순위 큐의 구조를 제안한다. 제안한 큐의 구조는 하나의 큐로 여러 개의 출력부에 출력을 보낼 수 있어 면적을 줄일 수 있고, 제어 블록을 추가함으로써 기존의 multiple systolic way 우선순위 큐보다 더 빠른 속도로 동작할 수 있기 때문에 높은 패킷 처리 속도를 요구하는 패킷 스케줄러 등에 적합한 구조이다. 또한, 이 구조는 높은 확장성을 지원한다.

This paper proposes a fast and scalable priority queue architecture for use in high-speed networks which supports quality of service (QoS) guarantees. This architecture is cost-effective since a single queue can generate outputs to multiple out-links. Also, compared with the previous multiple systolic array priority queues, the proposed queue provides fast output generation which is important to high-speed packet schedulers, using a special control block. In addition this architecture provides the feature of high scalability.

키워드

참고문헌

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