향상된 가시성 검사를 수행하는 3차원 그래픽 가속기의 픽셀 파이프라인 구조

A Pixel Pipeline Architecture with Effective Visibility Test for 3D Graphics Accelerators

본 논문에서는 향상된 가시성 검사를 수행하여 기존의 중-텍스처링 구조에 비하여 데이터 전송량 및 깊이 캐쉬의 셀 면적을 감소시킨 픽셀 파이프라인 구조를 제시하였다. 제안하는 구조는 인접한 픽셀들 간의 가시성이 동일할 확률이 높다는 점을 이용하여 한 번의 가시성 검사만 수행하면서도 중-텍스처링 구조와 대등한 성능을 보이는 픽셀 파이프라인 구조이다. 실험결과, 제안하는 구조는 중-텍스처링 구조에 근접하는 성능을 보이면서도 깊이 캐쉬의 전송량은 평균 25%, 깊이 캐쉬의 면적은 약 40%가 감소하였다.

In this paper, we proposed an effective visibility test architecture with improving the mid-texturing architecture. The proposed architecture uses the property of fragments that the visibility of adjacent fragments is identical, and performs only a single visibility test per fragment. To compare with the mid-texturing architecture, simulation results show that the bandwidth requirements and the cell area of the depth cache in the proposed architecture are reduce by 25% and 34%, respectively, in exchange for less than 5% performance decline.