A Resource-Constrained Scheduling Algorithm for High Level Synthesis

상위레벨 회로합성을 위한 자원제한 스케줄링 알고리즘

Scheduling for digital system synthesis is assigning each operation in a control/data flow graph(CDFG) to a specific control step without violating precedence relation. It is one of the most important tasks due to its direct influence on the performance of the hardware synthesized. In this paper, we propose a resource-constrained scheduling algorithm. Our algorithm first analyzes the given CDFG to determine the number of functional units of each type, then assigns each operation to a control step while satisfying the constraints. It also tries to improve the solution iteratively by adjusting the number of functional units using the results collected from the previous scheduling. Experiments were performed to test the performance of the proposed algorithm, and results are presented

스케줄링은 CDFG 내의 각 연산에 우선순위 관계를 유지하면서 연산이 수행될 제어스텝을 할당하는 과정으로 합성된 하드웨어의 성능에 직접적인 영향을 미치는 중요한 단계이다. 본 논문에서는 자원제한 스케줄링 알고리즘을 제안한다. 제안된 알고리즘은 주어진 그래프를 분석하여 연산유닛의 개수를 결정하고 이에 따라 각 연산을 제어스텝에 할당한다. 스케줄링 과정 중에 상대적으로 부족한 연산유닛과 여유 있는 연산유닛을 구별하여 연산유닛의 수를 조절한 후 반복적으로 성능개선을 시도하게 된다. 제안된 알고리즘의 성능을 평가하기 위하여 모의실험을 수행하였고 그 결과는 기존의 방법들에 비해 우수함을 알 수 있었다.