Abstract
In this paper, low-power design and implementation techniques for IMT-2000 interpolation filter are proposed. Processor technique for DA(Distributed Arithmetic) filter and minimization technique for number of addition in CSD(Canonic Signed Digit) filter are utilized for low-power implementation. proposed filter structure consists of 3 blocks. In the first CSD coefficient block, every possible 4 bit CSD coefficients are calculated and stored. In second processor block, multiplication is done by MUX and addition processor in terms of filter coefficient. Finally, in third shift register block, multiplied values are output and stored in shift register. For IMT-2000 interpolation filter, proposed and conventional structures are implemented by using Verilog-HDL coding. Gate counts for the proposed structure is reduced to 31.57% comparison with those of the conventional one.
이 논문에서는 IMT-2000용 인터폴레이션 필터의 저전력 설계 및 구현 방식을 제안하였다. DA(Distributed Arithmetic) 방식의 장점인 프로세서 구조와, CSD(Canonic Signed Digit) 방식의 장점인 덧셈 연산의 최소화 방법을 함께 사용하여 각 구조의 장점을 살린 인터폴레이션 필터 구조를 제안하였다. 필터계수는 CSD형으로 나타낸 후에 4비트씩 가능한 모든 계산을 미리 수행하여 저장하고, MUX와 덧셈 프로세서를 사용하여 곱셈 연산을 수행하도록 설계하였다. 이와 더불어 기존 곱셈기 구조에서 사용되는 출력용 덧셈기와 지연소자는 1개의 덧셈기와 쉬프트 레지스터를 사용하여 효율적으로 구현될 수 있음을 보였다. IMT-2000에서 사용되는 40탭 인터폴레이션 필터에 대하여, 제안된 구조와 기존의 곱셈기를 사용한 구조를 각각 Verilog-HDL 코딩을 통하여 설계하였다. 기존의 곱셈기를 사용한 구조와 게이트 수를 비교한 결과 68.43%의 감소를 달성할 수 있었다.
