한국통신학회논문지 (The Journal of Korean Institute of Communications and Information Sciences)

한국통신학회 (The Korean Institute of Commucations and Information Sciences)
권호 표지

병렬 SISO 복호기에 의한 저전력 터보 복호기의 설계

Design of a Low-Power Turbo Decoder Using Parallel SISO Decoders

  • 이희진 (서강대학교 전자공학과 CAD & Embedded System 연구실) ;
  • 황선영 (서강대학교 전자공학과 CAD & Embedded System 연구실)
  • 발행 : 2005.02.28
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초록

터보 코드는 Shannon의 한계 이론에 가까운 성능을 보이나 알고리듬의 특성상 반복 복호와 대용량 메모리의 사용으로 구현이 복잡하며 전력 소모가 크다. 본 논문에서는 병렬 구조 방식을 적용할 경우 출력 주파수가 감소되어 결과적으로 전력 소모가 감소된다는 사실을 이용하여 터보 부호기에 병렬 구조 방식을 적용한 설계를 제안하였다. 하드웨어의 복잡도를 줄이기 위해 Max-Log-MAP 방식을 사용하였으며, 병렬 구조가 적용된 터보 부호기를 위한 새로운 인터리버 구조를 제안하였다. 제안된 인터리버의 사용으로 병렬 구조화된 각각의 SISO 부호기들이 인터리버에 대해 읽기/쓰기 동작을 수행할 경우 발생할 수 있는 메모리 충돌을 방지할 수 있다. 실험 결과 기존의 구조와 비교하였을 경우 인터리버 제어기에 의한 면적의 증가는 무시할 정도이며, 전력 소모는 약 40%정도 감소되었다.

Turbo code is popularly used for the reliable communication in the presence of burst errors. Even if it shows good error performance near to the Shannon limits, it requires a large amount of memories and exhibits long latency. This paper proposes an architecture for the low power implementation of the Turbo decoder adopting the Max-Log-Map algorithm. In the proposed design, two SISO decoders are designed to operate in parallel, and a novel interleaver is designed to prevent the collision of memory accesses by two SISO decoders. Experimental results show that power consumption has been reduced by about 40% in the proposed decoder compared to previous Turbo decoders. The area overhead due to the additional interleaver controller is negligible.

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참고문헌

  1. 이문호, '비동기식 IMT-2000의 채널 부호화,' 한국통신학회 학회지, 제14권, 9호, pp.170-187, 1996년 9월
  2. C. Berrou, A. Glavieux, and P. Thitimajshima, 'Near Shannon Limit Error-correcting Coding and Decoding: Turbo-Codes(I),' in Proc. ICC'93, Geneva, Switzerland, pp. 1064-1070, May 1993
  3. C. Shannon, 'A Mathematical Theory of Information,' Bell System Technical Journal, Vol. 27, pp. 379-423, July 1948
  4. C. Su, C. Tsui, and A. Despain, 'Low-Power Architecture Design and Compilation Technique for High Performance Processors,' in Proc. COMPCON'94, pp. 489-498, Feb. 1994
  5. Y. Rose, L. Shu, and P. Marc, 'Two Simple Stopping Criteria for Turbo Decoding,' IEEE Trans. Communications, Vol. 47, No.8, pp. 1117-1120, Aug. 1999 https://doi.org/10.1109/26.780444
  6. S. Hong and W. Stark, 'Design and Implementation of a Low Complexity VLSI Turbo-Code Decoder Architecture for Low Energy Mobile Wireless Communications,' Journal of VLSI Signal Processing Systems, Vol. 24, pp. 43-57, Feb. 2000 https://doi.org/10.1023/A:1008114510995
  7. S. Barbulescu and S. Pietrobon, 'Turbo Codes: A Tutorial on a New Class of Powerful Error Correcting Coding Schemes, Part2: Decoder Design and Performance,' Journal of Electrical & Electronics Engineering Australia Vol. 19, No.3, pp. 143-152, Sep. 1999
  8. P. Jason and H. Lajos, 'Comparative Study of Turbo Decoding Techniques: An Overview,' IEEE Trans. Vehicular Technology, Vol. 49, No.6, pp. 2208-2238, Nov. 2000 https://doi.org/10.1109/25.901892
  9. K. Parhi, VLSI Digital Signal Processing Systems. Wiley-Interscience Pub., 1999
  10. Z. Wang, H. Suzuki, and K. Parhi, 'VLSI Implementation Issues of Turbo Decoder Design for Wireless Applications,' in Proc. IEEE Workshop on Signal Processing Systems, Taipei, Taiwan, pp. 503-512, Oct. 1999
  11. A. Giulietti, L. Perre, and M. Strum, 'Parallel Turbo Coding Interleavers: Avoiding Collisions in Accesses to Storage Elements,' Electronics Letters, IEE, Vol. 38, No.5, pp. 232-234, Feb. 2002 https://doi.org/10.1049/el:20020148
  12. S. Pietrobon, 'Efficient Implementation of Continuous MAP Decoders and a New Synchronisation Technique for Turbo Decoders,' in Proc. Int. Symp. Info. Theory and it's Applications, pp. 586-589, Victoria, BC, Canada, Sep. 1996