Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

Maximum Error Reduction for Fixed-width Modified Booth Multipliers Based on Error Bound Analysis

오차범위 분석을 통한 고정길이 modified Booth 곱셈기의 최대오차 감소

  • Cho, Kyung-Ju (Dept. of Electronic & Information Engr. Chonbuk National University) ;
  • Chung, Jin-Gyun (Dept. of Electronic & Information Engr. Chonbuk National University)
  • 조경주 (전북대학교 전자정보공학부) ;
  • 정진균 (전북대학교 전자정보공학부)
  • Published : 2005.10.01
Download PDF
⟨ Previous Next ⟩

Abstract

The maximum quantization error has serious effect on the performance of fixed-width multipliers that receive W-bit inputs and produce W-bit products. In this paper, we analyze the error bound of fixed-width modified Booth multipliers. Then, the estimation method for the number of additional columns for fixed-width multipliers is proposed to limit the maximum quantization error within a desired bound. In addition, it is shown that our methodology can be extended to reduced-width multipliers. By simulations, it is shown that the proposed error analysis method is useful to the practical design of fixed-width modified Booth multipliers.

최대 양자화 오차는 W 비트 입력으로부터 W 비트의 곱을 출력하는 고정길이 곱셈기의 성능에 많은 영향을 준다. 본 논문에서는 고정길이 modified Booth 곱셈기의 오차범위를 분석한 후 최대오차를 줄이기 위해 추가해야 하는 칼럼 수를 결정하는 방법을 제안한다. 또한, 오차범위 분석방법이 reduced-width 곱셈기 디자인 시에도 적용할 수 있음을 보인다. 시뮬레이션을 통해 제안한 오차분석 방법이 고정길이 modified Booth 곱셈기의 실제 디자인에 유용하게 사용될 수 있음을 보인다.

Keywords

References

  1. J. M. Jou, S. R. Kung, and R. D. Chen, 'Design of a low-error fixed-width multiplier for DSP applications,' IEEE Trans. Circuits and System II, Vol. 46, pp. 836-842, Jun. 1999 https://doi.org/10.1109/82.769795
  2. S. M. Kim, J. G. Chung, and K. K. Parhi, 'Low error fixed-width CSD multiplier with efficient sign extension,' IEEE Trans. Circuits and Systems I, Vol. 50, pp. 984-993, Dec. 2003 https://doi.org/10.1109/TCSII.2003.820231
  3. M. A. Song, L. D. Van, T. C. Huang and S. Y. Kuo, 'A generalized methodology for low-error and area-time efficient fixed-width Booth multipliers', Proc. IEEE 47th MWSCAS, I pp.9-12, Jul. 2004 https://doi.org/10.1109/MWSCAS.2004.1353884
  4. K. J. Cho, K. C. Lee, J. G. Chung and K. K. Parhi, 'Design of low error fixed-width modified Booth multiplier,' IEEE Trans. VLSI Systems, Vol. 12, pp. 522-531, May 2004 https://doi.org/10.1109/TVLSI.2004.825853
  5. K. J. Cho, S. M. Lee, S. H. Park, J. G. Chung, 'Error bound reduction for fixed-width modified Booth multipier', Proc., 38th Asilomar Conf. Signals, Systems, Computers, Pacific Grove, CA, Nov. 2004 https://doi.org/10.1109/ACSSC.2004.1399184