Fixed-Width Booth-folding Squarer Design

고정길이 Booth-Folding 제곱기 디자인

  • 조경주 (전북대학교 전자정보공학부 정보통신학과) ;
  • 정진균 (전북대학교 전자정보공학부 정보통신학과)
  • Published : 2005.08.01

Abstract

This paper presents a design method for fixed-width squarer that receives a W-bit input and produces a W-bit squared product. To efficiently compensate for the quantization error, modified Booth encoder signals (not multiplier coefficients) are used for the generation of error compensation bias. The truncated bits are divided into two groups (major/minor group) depending upon their effects on the quantization error. Then, different error compensation methods are applied to each group. By simulations, it is shown that the performance of the proposed method is close to that of the rounding method and much better than that of the truncation method and conventional method. It is also shown that the proposed method leads to up to $28\%\;and\;27\%$ reduction in area and power consumption compared with the ideal squarers, respectively.

본 논문은 W 비트 입력으로부터 W 비트를 출력하늘 고정길이 제곱기의 디자인 방법을 제안한다. 효율적으로 양자화 오차를 보상하기 위해 modified Booth 인코더의 출력정보를 이용하여 오차보상 바이어스를 생성한다. 절사(truncation)된 부분이 양자화 오차에 미치는 영향에 따라 두 그룹(major/minor group)으로 나누고, 각 그룹에 서로 다른 오차보상 방법을 적용하여 절사된 부분을 보상한다. 시뮬레이션을 통해 제안한 오차보상 방법이 기존의 방법에 비해 절대 양자화 최대오차, 평균오차, 분산과 각은 성능 비교 파라미터에서 각각 $30\%,\;24\%,\;43\%$ 정도 적음을 보인다. 또한, 제안한 고정길이 제곱기는 이상적인 제곱기보다 면적과 전력소모 면에서 각각 약 $28\%,\;27\%$ 까지 적음을 보인다.

Keywords

References

  1. J. T. Yoo, K. F. Smith, and G. Gopalakrishnan, 'A fast parallel squarer based on divider-and-conquer,' IEEE J. of Solid-State Circuits, vol. 32, pp. 909-912, June 1997 https://doi.org/10.1109/4.585298
  2. R. K. Koagotla and W. R. Griescbach, 'VLSI implementation of a 350 MHz 0.35um 8 bit merged squarer,' Electronic Letters, vol. 34, pp. 47-48, Jan. 1998 https://doi.org/10.1049/el:19980057
  3. A. G. M. Strollo and D. D. Caro, 'Booth folding encoding for high performance squarer circuits,' IEEE Trans. CAS II, vol. 50, pp. 250-254, May 2003
  4. L. D. Van, S. S. Wang, and W. S. Feng, 'Design of the lower error fixed-width multiplier and its application,' IEEE Trans. CAS II, vol. 47, pp. 1112-1118, Oct. 2000
  5. S. J. Jou, M. H. Tsai, and Y. L. Tsao, 'Low-error reduced-width Booth multipliers for DSP applications,' IEEE Trans. CAS I, vol. 50, pp. 1470-1474, Nov. 2003 https://doi.org/10.1109/TCSI.2003.817779
  6. S. M. Kim, J. G. Chung, and K. K. Parhi, 'Low error fixed-width CSD multiplier with efficient sign extension,' IEEE Transactions on Circuits & Systems II, vol. 50, pp. 984-993, Dec. 2003
  7. K. J. Cho, K. C. Lee, J. G. Chung and K. K. Parhi, 'Design of low error fixed-width modified Booth multiplier,' IEEE Trans. VLSI Systems, vol. 12, pp. 522-531, May 2004 https://doi.org/10.1109/TVLSI.2004.825853
  8. K. J. Cho, W. K. Kim, B. K. Kim, and J. G. Chung, 'Design of low error fixed-width squarer,' in Proc. of 2003 IEEE SIPS, (Seoul, Korea), pp. 213-218, Aug. 2003