Journal of the Korea Institute of Information and Communication Engineering (한국정보통신학회논문지)

The Korea Institute of Information and Commucation Engineering (한국정보통신학회)
권호 표지

Fast GF(2m) Multiplier Architecture Based on Common Factor Post-Processing Method

공통인수 후처리 방식에 기반한 고속 유한체 곱셈기

  • 문상국 (목원대학교 정보전자영상공학부)
  • Published : 2004.10.01
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Abstract

So far, there have been grossly 3 types of studies on GF(2m) multiplier architecture, such as serial multiplication, array multiplication, and hybrid multiplication. Serial multiplication method was first suggested by Mastrovito (1), to be known as the basic CF(2m) multiplication architecture, and this method was adopted in the array multiplier (2), consuming m times as much resource in parallel to extract m times of speed. In 1999, Paar studied further to get the benefit of both architecture, presenting the hybrid multiplication architecture (3). However, the hybrid architecture has defect that only complex ordo. of finite field should be used. In this paper, we propose a novel approach on developing serial multiplier architecture based on Mastrovito's, by modifying the numerical formula of the polynomial-basis serial multiplication. The proposed multiplier architecture was described and implemented in HDL so that the novel architecture was simulated and verified in the level of hardware as well as software. The implemented GF(2m) multiplier shows t times as fast as the traditional one, if we modularized the numerical expression by t number of parts.

비도 높은 암호용으로 연구된 유한체 곱셈 연산기는 크게 직렬 유한체 곱셈기, 배열 유한체 곱셈기, 하이브리드 유한체 곱셈기으로 분류되어 왔다. 직렬 유한체 곱셈기는 마스트로비토 (Mastrovito) (1)에 의하여 제안되어 유한체 곱셈기의 가장 기본적인 구조로 자리잡아 왔고, 이를 병렬로 처리하기 위해 m 배의 자원을 투자하여 m 배의 속도를 얻어낸 결과가 2차원 배열 유한체 곱셈기이며 (2), 이들 기존 방식의 장점만을 취하여 제안된 방식이 1999년 Paar에 의해 제안된 하이브리드 (hybrid) 곱셈기이다 (3). 반면 이 하이브리드 곱셈기는 사용 가능한 유한체로서 유한체의 차수를 합성수로 사용해야 한다는 제약이 따른다. 본 논문에서는 마스트로비토의 곱셈기의 구조를 기본으로 하고, 수식적으로 공통인수를 끌어내어 후처리하는 기법을 유도하여 적용한다. 제안한 방식으로 설계한 새로운 유한체 곱셈기는 HDL로 구현하여 소프트웨어 측면 뿐 아니라 하드웨어 측면에서도 그 기능과 성능을 검증하였다. 제안된 방식에서 직렬 다항 기준식 (polynomial)을 t (t는 1보다 큰 양의 정수) 부분으로 나누어 적용하였을 경우 곱셈기는 t 배의 속도 향상을 보일 수 있다.

Keywords

References

  1. E. D. Mastrovito, 'VLSI Architectures for Computations in Galois Fields,' Linkoping Studies in Science and Technology Dissertations, No. 242.. 1991
  2. C. Wang and J. Lin, 'Systolic Array Implementation of Multipliers for Finite Fields GF(2m),' IEEE Transactions on Circuits and Systems, vol. 38, no. 7, pp. 796-800, July 1991 https://doi.org/10.1109/31.135751
  3. C. Paar, 'Efficient VLSI Architectures for Bit-Parallel Computation in Galois Fields,' Ph.D. thesis, Institute for Experimental Mathematics, University of Essen, Essen, Germany, June 1994
  4. L. Song, 'Low-Power VLSI Architectures for Finite Field Applications,' Ph.D. thesis, UMI Microform 9935004, 1999
  5. D. E. Thomas and Philip Moorby, The Verilog Hardware Description Language, Kluwer Academic Publishers, 1991
  6. Design Compiler Reference Manual Fundamentals, Synopsys, Jan. 1997
  7. Design Compiler Reference Optimization and Timing Synopsys, Jan. 1997
  8. W. Diffie and M. Hellman, 'New directions in cryptography,' IEEE Transactions on Information Theory, pp. 644-654, Nov. 1976
  9. T. Elgamal, 'A Public key cryptosystem and a sugnature schme based on discrete logarithms,' IEEE Transactions on Information Theory, vol. 31, pp. 469-472, 1985 https://doi.org/10.1109/TIT.1985.1057074
  10. National Institute of Standards and Technology, Digital Signature Standard, FIPS Publication 186-2, Feb. 2000