Abstract
A design method is proposed for the sequence detection with fixed decision delay with less hardware complexity using the concept of the Voronoi diagram and its dual, the Delaunay tessellation. This detector design is based on the Fixed Delay Tree Search (FDTS) detection. The FDTS is a computationally efficient sequence detection algerian and has been shown to achieve near-optimal performance in the severe Intersymbol Interference (ISI) channels when combined with decision feedback equalization and the appropriate channel coding. In this approach, utilizing the information contained in the Voronoi diagram or equivalently the Delaunay tessellation, the relative location of the detector input sequence in the multi-dimensional Euclidean space is found without any computational redundancy, which leads to a reduced complexity implementation of the detector.
순차적인 관찰값을 바탕으로 하고 신호검출에 소요되는 시간이 고정된 신호검출기의 제작에 관한 방법을 제안하며 이는 하드웨어의 복잡도를 감소시키는 장점이 있다. 제안된 방법은 Voronoi 다이어그램과 Delaunay 분할을 사용한다. 제안된 신호검출기 제작은 또한 고정 지연 트리 검색 검출 (FDTS) 방법에 기반을 둔다. FDTS 는 효율적인 순차적 신호검출 알고리즘이며 심볼간 간섭이 존재하는 채널에서 결정 궤환 등화기법 (DFE)과 결합하여 최적화에 근접한 성능을 보인다. 이러한 접근방법에서는 Voronoi 다이어그램 혹은 등가적으로 Delaunay 분할에 포함된 정보를 활용하여 다차원 유클리드 공간에서의 상대적인 관찰값의 위치를 계산하며 이러한 방법이 효율적인 계산을 유도하는 신호검출기의 제작에 이용된다.