The Journal of Korean Institute of Communications and Information Sciences (한국통신학회논문지)

The Korean Institute of Commucations and Information Sciences (한국통신학회)
권호 표지

Design of a Blind DFE Equalizer for high-speed data communication

고속 데이터 통신을 위한 Blind DFE Equalizer의 설계

  • 박원흠 (아주대학교 전자 공학부 통신신호처리 프로세서 연구실) ;
  • 선우명훈 (아주대학교 전자 공학부 통신신호처리 프로세서 연구실)
  • Published : 2002.07.01
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Abstract

This paper proposes a DFE (Decision Feedback Equalizer) equalizer ASIC using the Multi-Modulus Algorithm (MMA) for cable modem applications. We believe that it is the first effort to combine the DFE structure and the MMA algorithm. The proposed equalizer has been designed for 64/256 QAM modems. The existing MMA equalizer uses two transversal filters and updates two tap weights while the proposed equalizer uses two DFE filter banks to improve the channel adaptive performance and to reduce the number of taps and updates only one tap weights. We have used the 0.35 $\mu\textrm{m}$ standard cell library. The implemented equalizer ASIC operates at 8 MHz and provides 64 Mbps which is higher than existing equalizers. The total number of gates are about 160,000.

본 논문에서는 케이블 모뎀을 위한 DFE(Decision Feedback Equalizer) 구조의 blind 등화기를 설계하였다. 변복조 방식은 64/256 QAM이며 채널 적응 알고리즘으로는 제안한 MMA(Multi-Modulus Algorithm)와 LMS (Least Mean Square) 알고리즘을 같이 사용하였다. MMA 알고리즘과 DFE 구조를 가진 등화기는 본 논문에서 처음 제안한다. 기존의 MMA 등화기는 두 개의 FIR 필터를 사용하여 두 개의 탭 계수를 갱신하였으나, 본 논문에서 제안하는 MMA 알고리즘은 하나의 탭 계수 갱신만으로 채널 등화가 가능하도록 제안하였으며, DFE 구조에 적용하여 두 개의 DFE 필터를 사용하여 채널 적응 능력을 높히고 탭 수를 줄였다. 0.35 $\mu\textrm{m}$ standard cell library를 이용하여 ASIC 칩을 설계하였다. 설계한 등화기는 약 16만개의 게이트 수와 8 MHz의 동작속도를 보였으며 데이터 전송 속도는 64Mbps까지 지원한다.

Keywords

References

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