대한전자공학회논문지SD (Journal of the Institute of Electronics Engineers of Korea SD)

대한전자공학회 (The Institute of Electronics and Information Engineers)
권호 표지

면적을 감소시킨 중첩된 싱크러너스 미러 지연 소자를 이용한 저전력 클럭 발생기

Low Power Clock Generator Based on An Area-Reduced Interleaved Synchronous Mirror Delay Scheme

  • 성기혁 (한국과학기술원 전자전산학과) ;
  • 박형준 (한국과학기술원 전자전산학과) ;
  • 양병도 (한국과학기술원 전자전산학과) ;
  • 김이섭 (한국과학기술원 전자전산학과)
  • Seong, Gi-Hyeok (Dept. of Electronic Computer Science, Korea Advanced Institute of Science and Technology) ;
  • Park, Hyeong-Jun (Dept. of Electronic Computer Science, Korea Advanced Institute of Science and Technology) ;
  • Yang, Byeong-Do (Dept. of Electronic Computer Science, Korea Advanced Institute of Science and Technology) ;
  • Kim, Lee-Seop (Dept. of Electronic Computer Science, Korea Advanced Institute of Science and Technology)
  • 발행 : 2002.08.01
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초록

회로의 크기와 소모 전력을 줄이기 위하여 새로운 구조의 중첩된 싱크러너스 미러 지연 소자를 제안한다. 기존의 중첩된 싱크러너스 미러 지연 소자는 지터를 줄이기 위하여 여러 쌍의 포워드 지연 배열과 백워드 지연 배열을 사용하였다. 제안하는 중첩된 싱크러너스 미러 지연 소자는 멀티플렉서의 위치를 변경시킴으로써 오직 단 하나의 포워드 지연 배열과 백워드 지연 배열을 필요로 한다. 뿐만 아니라, 제안하는 중첩된 싱크러너스 미러 지연 소자는 인버터를 추가함으로써 기존 회로의 극성 문제를 해결하였다. 모의 실험 결과로 부터 제안하는 중첩된 싱크러너스 미러 지연 소자는 약 30%의 전력 소모 감소와 약 40%의 면적 감소 효과를 가져온다는 것을 알 수 있다. 모든 모의 실험과 구현은 0.25um two-metal CMOS 공정기술을 사용하여 행해졌다.

A new interleaved synchronous mirror delay(SMD) is proposed in order to reduce the circuit size and the power. The conventional interleaved SMD has multiple pairs of forward delay array(FDA) and backward delay away(BDA) in order to reduce the jitter. The proposed interleaved SMD. requires one FDA and one BDA by changing the position of multiplexer. Moreover, the proposed interleaved SMD solves the polarity problem with just one extra inverter. Simulation results show that about 30% power reduction and 40% area reduction are achieved in the proposed interleaved SMD. All circuit simulations and implementations are based on a 0.25um two-metal CMOS technology.

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참고문헌

  1. T. Saeki et al., 'A 2.5-ns Clock Access, 250-MHz, 256-Mb SDRAM with Synchronous Mirror Delay,' IEEE J. Solid-State Circuits, Vol. 31, pp. 1656-1665, Nov. 1996 https://doi.org/10.1109/JSSC.1996.542310
  2. T. Saeki et al., 'A 10ps Jitter 2 Clock Cycle Lock Time CMOS Digital Clock generator Based on an Interleaved Synchronous Mirror Delay Scheme,' in Proc. Symp. VLSI Circuits, pp. 109-110, June 1997
  3. T. Saeki et al., 'A Direct-Skew-Detect Synchronous Mirror Delay for Application Specific Integrated Circuits,' IEEE J. Solid-State Circuits, Vol. 34, pp. 372-379, Mar. 1999 https://doi.org/10.1109/4.748189
  4. J. Yuan and C. Svensson, 'High-Speed CMOS Circuit Technique,' IEEE J. Solid-State Circuits, Vol. 24, pp. 62-70, Feb. 1989 https://doi.org/10.1109/4.16303