대한전자공학회논문지SD (Journal of the Institute of Electronics Engineers of Korea SD)

대한전자공학회 (The Institute of Electronics and Information Engineers)
권호 표지

P/N-CTR 코드를 사용한 SSN과 누화 잡음 감소 I/O 인터페이스 방식

The SSN and Crosstalk Noise Reduction I/O Interface Scheme Using the P/N-CTR Code

  • Kim, Jun-Bae (Dept. of Electronic Engineering, Hanyang University) ;
  • Gwon, O-Gyeong (Dept. of Electronic Engineering, Hanyang University)
  • 발행 : 2001.04.01
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초록

칩과 칩 사이의 전송 속도가 증가함에 따라, 누화 및 스위칭 잡음에 의한 시스템의 성능 저하가 심각해지고 있다. 본 논문에서 제안하는 인터페이스는 한 심벌 펄스의 상승/하강 에지 위치에 데이터를 엔코딩하고, 천이 방향이 반대인 P-CTR과 N-CTR (positive/Negative Constant Transition Rate)을 사용하며, P-CTR 드라이버 2개 묶음과 N-CTR 드라이버 2개 묶음을 교대로 배치하여 버스를 구성한다. 제안하는 P/N-CTR 코드 인터페이스에서는 임의의 한 배선에 대해서 양옆의 이웃한 배선 신호가 동시에 같은 방향으로 스위칭하는 경우가 발생하지 않기 때문에 최대 누화 잡음과 최대 스위칭 잡음을 기존의 I/O 인테페이스 보다 감소시킬 수 있다. 제안하는 인터페이스 방식의 잡음 감소 특성을 검증하기 위하여 다양한 배선 구조와 여러 비트 폭의 버스 구조에 적용하고, 0.35㎛ SPICE 파라미터를 이용한 HSPICE 시뮬레이션을 수행하였다. 제안한 인터페이스는 기존의 인터페이스와 비교하여 32 비트 미만의 버스에서는 최대 누화 잡음이 최소26.78 % 감소하고, 누화는 50 % 감소한다.

As the data transfer rate between chips gets higher, both crosstalk and SSN (Simultaneous Switching Noise) deteriorate seriously the performance of a system. The proposed interface scheme uses P-CTR and N-CTR(Positive/Negative Constant Transition Rate) which encodes data at both falling and rising edges, where the transition directions of N-CTR and P-CTR are opposite. And the proposed bus system places two P-CTR drivers and two N-CTR drivers alternatively. In the proposed P/N-CTR interface scheme, the signals of neighboring interconnection lines at both sides of a bus will not switch simultaneously in the same direction, which leads to reduction in the maximum crosstalk and SSN compared to conventional interfaces. For verification of noise reduction of the proposed interface scheme, the scheme is applied to several kinds of bit-wide buses with various interconnection structures, and HSPICE simulation was performed with 0.35 ${\mu}{\textrm}{m}$ SPICE parameters. The simulation results show that in the 32-bit or less wide bus, the maximum SSN and crosstalk are reduced to at least 26.78% and 50%, respectively in comparison with the conventional interface scheme.

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참고문헌

  1. A. X. Widmer et al., 'Single-Chip 4 500-MB CMOS Transceiver,' IEEE J. Solid-State Circuits, vol. 31, no. 12, pp. 2004-2013, Dec. 1996 https://doi.org/10.1109/4.545824
  2. S. Kim et al., 'An 800Mbps Multi-Channel CMOS Serial Link with 3x Oversampling,' IEEE Custom Integrated Circuits Conference, 22.7.1, pp. 451-454, 1995 https://doi.org/10.1109/CICC.1995.518222
  3. I. A. Young et al., 'A PLL Clock Generator with 5 to 100 MHz of Lock Range for Microprocessors,' IEEE Journal of Solid-State Circuits, vol. SC-27, pp. 1599-1607, Nov. 1992 https://doi.org/10.1109/4.165341
  4. C. Kim et al., 'A 640MB/s Bi-Directional Data Strobed, Double-Data-Rate SDRAM with a 40mW DLL Circuit for a 256MB Memory System,' ISSCC Digest of Technical Papers, pp.158-159, 1998 https://doi.org/10.1109/ISSCC.1998.672415
  5. R. Senthinatha et al., 'Application Specific CMOS Output Driver Circuit Design Techniques to Reduce Simultaneous Switching Noise,' IEEE Journal of Solid-State Circuits, vol. 28, no. 12, pp. 1383-1388, Dec. 1993 https://doi.org/10.1109/4.262016
  6. M. R. Stan et al., 'Bus-Invert Coding for Low-Power I/O,' IEEE Trans. VLSI system, vol. 3, no.1, pp. 39-48, Mar. 1995 https://doi.org/10.1109/92.365453
  7. K. Nakamura et al., 'A 50% Noise Reduction Interface Using Low-Weight Coding,' Symposium on VLSI Circuits Digest of Technical Papers, pp. 144-145, 1996 https://doi.org/10.1109/VLSIC.1996.507748
  8. S. R. Vemuru, 'Accurate Simultaneous Switching Noise Estimation Including Velocity- saturation Effect,' IEEE Trans. CPMT-PART B, vol. 19, pp. 344-349, May 1996 https://doi.org/10.1109/96.496038
  9. Avant!, HSPICE User's Manual, 1996
  10. C. Gordon and K. M. Roselle, 'Estimating Crosstalk in Multiconductor Transmission Lines,' IEEE Trans. CPMT., vol. 19, no.2, pp. 274-277, May 1996 https://doi.org/10.1109/96.496028
  11. H.B. Bakoglu, Circuits, Interconnections, and Packaging for VLSI, Addison Wesley, 1990
  12. Ansoft Corp., Maxwell 2D Parameter Extractor User's Reference, 1994
  13. Kazutaka Nogami et al., 'A CMOS 160Mb/s Phase Modulation I/O Interface Circuit,' ISSCC Digest of Technical Papers, pp. 108-109, Feb.1994 https://doi.org/10.1109/ISSCC.1994.344711
  14. 김준배, 권오경, 'CTR 코드를 사용한 I/O 핀 수를 감소 시킬 수 있는 인터페이스 회로,' 전자공학회논문집, 제36권 D편, 제1호, pp. 47-55, 1999년 1월