내장된 이중 포트 메모리 테스트를 위한 CM2 테스트 알고리즘

CM2 Test Algorithm for Embedded Dual Port Memory

  • 양선웅 (숭실대학교 컴퓨터학부) ;
  • 장훈 (숭실대학교 컴퓨터학부)
  • 발행 : 2001.06.01

초록

본 논문에서는 10N March 테스트 알고리즘에 기반한 내장된 이중 포트 메모리를 위한 효율적인 테스트 알고리즘을 제안하였다. 제안된 알고리즘은 각각의 포트에 대해 독립적으로 테스트 알고리즘을 적용함으로써 각각의 포트에 대해서 단일 포트 메모리 테스트 알고리즘을 적용하는 방법에 비해 시간 복잡도를 20N에서 8.5N으로 시간 복잡도를 줄였다. 그리고 제안된 알고리즘은 주소 디코더 고장, 고착 고장, 천이 고장, 반전 결합 고장, 동행 결합 고장을 모두 검출할 수 있다.

키워드

참고문헌

  1. Memory $BistCore^{TM}$ User's Reference Manual, GeneSys TestWare, Revision 1.4, June, 1998
  2. Yeujian Wu and Sanjay Gupta, 'Built-In Self-Test for Multi-Port RAMs,' Asian Test Symposium, 1997 https://doi.org/10.1109/ATS.1997.643989
  3. 한재천, 양선웅, 진명구, 장훈, '내장된 이중포트 메모리의 효율적인 테스트 방법에 관한 연구', 전자공학회 논문지, 1999
  4. A. J. Goor, 'Port Interference Faults in Two-Port Memories,' International Test Conference, 1999 https://doi.org/10.1109/TEST.1999.805833
  5. A. Benso, S. D. Carlo and P. Prinetto, 'A Programmable BIST Architecture for Cluster of Multiple-Port SRAMs,' International Test Conference, 2000 https://doi.org/10.1109/TEST.2000.894249
  6. A. J. Goor, Testing Semiconductor Memories, John Wiley & Sons Ltd., 1991
  7. R. P. Treuer and V. K. Agarwal, 'Fault Location Algorithms for Repairable Embedded RAMs,' International Test Conference, 1993 https://doi.org/10.1109/TEST.1993.470619
  8. Pinamki Mazumder and Kanad Chakraborty, Testing and Testable Design of High-Density Random Access Memories, Kluwer Academic Publishers, 1996
  9. Tom Chen and Glen Sunada, 'A Self-Testing and Self-Repairing Structure for Ultra-Large Capacity Memories,' International Test Conference, 1992
  10. J. V. Sas, G. V. Wause, E. Huyskens and D. Rabaey, 'BIST for Embeded Static RAMs with Coverage Calculation,' International Test Conference, 1993 https://doi.org/10.1109/TEST.1993.470679
  11. V. G. Mikitjuk, V. N. Yarmolik and A. J. van de Goor, 'RAM Testing Algorithms for Detection Multiple Linked Faults,' International Test Conference, 1996 https://doi.org/10.1109/EDTC.1996.494337
  12. M. Sachdev, 'Test and Testability Techniques for Open Defects in RAM Address Decoder,' International Test Conference, 1996 https://doi.org/10.1109/EDTC.1996.494336
  13. I. Schanstra and A. J. van de Goor, 'Industrial Evaluation of Stress Combinations for March Tests applied to SRAMs,' International Test Conference, 1999 https://doi.org/10.1109/TEST.1999.805831