Development of Unified Test Synthesis Technique on High Level and Logic Level Designs

상위.하위 수준에서 통합된 테스트 합성 기술의 개발

  • 신상훈 (삼성전자 반도체 network부) ;
  • 송재훈 (한양대학교 컴퓨터공학과) ;
  • 박성주 (한양대학교 컴퓨터공학과)
  • Published : 2001.06.01

Abstract

칩의 집적도에 비례하여 설계검증 및 칩 제작 후의 결함점검은 갈수록 어려워지며 이러한 테스트 문제의 원초적 해결을 위하여 다양한 테스트설계 기술이 널리 개발되고 있다. 상위 수준의 테스트설계에서는 회로의 기능에 대해서는 알 수 있으나 구조에 대해서는 알 수 없고, 하위 수준의 테스트설계에서는 회로의 구조를 알 수 있으나 기능은 알 수 없다. 따라서 테스트 설계는 기능을 기술하는 상위 수준에서부터 고려되어 하위 게이트수준에서 스캔플립플롭을 선택하여야 최적화된 성능을 얻을 수 있다. 본 논문에서는 테스트용이도를 증진시키기 위해, 상위수준의 기능정보에 대해서는 테스트점을 삽입하여 제어흐름(control flow)을 변경하고, 상위 수준의 합성 후에 하위 수준에서 스캔플립플롭을 선택하여 다시 합성하는 상위.하위 수준에서 통합된 테스트 합성 기술을 제안한다. 실험결과 통합된 테스트 합성 기술이 대부분의 벤치마크 회로에서 높은 고장검출율을 보여주고 있다.

Keywords

References

  1. Mujumdar A., Saluja K. and Jain R., 'Incorporating Testability Considerations in High-Level Synthesis,' Proceedings, ICCAD, pp.272-279, 1992 https://doi.org/10.1109/FTCS.1992.243574
  2. Dey S. and Potkonjak M., 'Non-Scan Design-For-Testability of RT-Level Data Paths,' Proceedings, Design Automation Conf., pp.640-645, 1994
  3. Chickermane V., Lee J. and Patel J., 'A Comparative Study of DFT Methods Using High-Level and Gate-Level Descriptions,' Proceedings, ICCAD, pp.620-624, 1992
  4. Dey S., Gangaram V. and Potkonjak M., 'A Controller-Based Design-For-Testability Technique for Controller-Data Path Circuits,' Proceedings, ICCAD, pp.534-540, Nov. 1995 https://doi.org/10.1109/ICCAD.1995.480168
  5. Wagner K. D. and Dey S., 'High-Level Synthesis for Testability: A Survey and Perspective,' Proceedings, Design Automation Conf., pp.131-136, Jun. 1996
  6. Chen C, Karnik T., and Saab D. G., 'Structural and Behavioral Synthesis for Testability Techniques,' IEEE Trans. on Computer-Aided Design, Vol. 13, No. 6, pp.777-785, Jun. 1994 https://doi.org/10.1109/43.285251
  7. Hsu F. F, Rudnick E. M, and Patel J. H., 'Enhancing High-Level Control-Flow for Improved Testability,' Proc. Int'l Conf. on Computer-Aided Design, pp.322-328, Nov. 1996 https://doi.org/10.1109/ICCAD.1996.569720
  8. K. A. Ockunzzi and C. A. Papachristou., 'Testability Enhancement for Behavioral Descriptions Containing Conditional Statements,' Proceedings, Int'l Test Conf., pp.236-245, Nov. 1997 https://doi.org/10.1109/TEST.1997.639619
  9. Chickermane V. and Patel J. H., 'An Optimization Based Approach to the Partial Scan Design Problem,' Proceedings, Int'l Test Conf., pp.377-386, Oct. 1990 https://doi.org/10.1109/TEST.1990.114045
  10. Park S. J. and Akers S. B., 'A Graph Theoretic Partial Scan Design By K-Cycle Elimination,' Proceedings, Int'l Test Conf., pp.303-311, Oct. 1992
  11. Abramovici M., Kulikowski J. J. and Roy R. K., 'The Best Flip-Flops to Scan,' Proceedings, Int'l Test Conf., pp.116-173, Oct. 1991
  12. Frank F.Hsu, Elizabeth M.Rudnick and Janak H. Patel, 'Testability Insertion in Behavioral Descriptions,' International Symposium on System Synthesis, Oct. 1996 https://doi.org/10.1109/ISSS.1996.565896
  13. Fulvio Corno, Mattt대 Sonza Reorda and Giovanni Squillero, 'High-Level Observability for Effective High-Level ATPG,' IEEE Trans, pp.411-416, 2000 https://doi.org/10.1109/VTEST.2000.843872
  14. J. Park ,S Shin and S Park, 'A Partial Scan Design by Unifying Structural Analysis and Testabilities,' 2000 IEEE International Symposium on Circuits and Systems, Vol. 1, pp.88-91 May 28 - May 31, 2000 https://doi.org/10.1109/ISCAS.2000.857033