대한전자공학회논문지SD (Journal of the Institute of Electronics Engineers of Korea SD)

대한전자공학회 (The Institute of Electronics and Information Engineers)
권호 표지

CMOS VLSI의 효율적인 IDDQ 테스트 생성을 위한 패턴 생성기의 구현

Implementation of pattern generator for efficient IDDQ test generation in CMOS VLSI

  • 발행 : 2001.04.01

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초록

IDDQ 테스트는 CMOS VLSI 회로에서 발생 가능한 여러 종류의 물리적 결함을 효율적으로 검출 할 수 있는 테스트 방식이다. 본 논문에서는 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 IDDQ 테스트 알고리즘을 이용하여 패턴 생성기를 개발하였다. 고려한 합선고장 모델은 회로의 레이아웃 정보에 의존하지 않으며, 내부노드 혹은 외부노드에 한정시킨 합선고장이 아닌 테스트 대상회로의 모든 노드에서 발생 가능한 단락이다. 구현된 테스트 패턴 생성기는 O(n2)의 복잡도를 갖는 합선고장과 전압 테스트 방식에 비해 상대적으로 느린 IDDQ 테스트를 위해서 새롭게 제안한 이웃 조사 알고리즘과 고장 collapsing 알고리즘을 이용하여, 빠른 고장 시뮬레이션 시간과 높은 고장 검출율을 유지하면서 적은 수의 테스트 패턴 생성이 가능하다. ISCAS 벤치마크 회로의 모의실험을 통하여 기존의 다른 방식보다 우수한 성능을 보였다.

키워드

참고문헌

  1. IDDQ Testing for CMOS VLSI R.Rajsuman
  2. International Symposium on Fault-Tolerant Computing Challenges in fault detection J.A.Abraham
  3. 서울대학교 반도체공동연구소 연구보고서 기능테스트와 IDDQ 테스트를 위한 자체 점검 BIST 회로의 설계 전병실(외)
  4. PHD. Thesis. Department of Computer Science, State university of New York Evaluation selection and generation of IDDQ tests P.J.Thadikaran
  5. Proc. IEEE Int'l Conf Carafe: An inductive fault analysis tool for CMOS VLSI circuit A.Jee;F.J.Ferguson
  6. IEEE VLSI Test Symposium Genetic-algorithm based test generation for current testing of bridging faults in CMOS VLSI circuits T.Lee;I.N.Hajj;E.M.Rudnick;J.H.Patel
  7. IEICE Trans. INF & SYST v.E81-D no.7 An iterative improvement method for generating compact tests for IDDQ testing of bridging faults T.Shinogi;T.Hayashi
  8. IEEE Trans. Computers v.45 no.10 Simulation and generation of IDDQ tests for bridging faults in combinational circuit S.Chakravarty;P.J.Thadikaran
  9. 한국통신학회논문지 v.24 no.12-A 합성고장을 위한 IDDQ 테스트 패턴 발생기의 구현 전병실(외)
  10. European DAC Test generation for IDDQ testing and leakage fault detection in CMOS circuits U.Mahlstedt(et al.)