Low-Voltage CMOS Analog Four-Quadrant Multiplier

저전압 CMOS 아날로그 4상한 멀티플라이어

  • 유영규 (전북대학교 전자정보공학부) ;
  • 박종현 (전북대학교 공업기술연구소) ;
  • 최현승 (전북대학교 전자정보공학부) ;
  • 김동용 (전북대학교 전자정보공학부)
  • Published : 2000.01.01

Abstract

In this paper, a low voltage CMOS analog four-quadrant multiplier is presented. The proposed multiplier is composed of two fully differential transconductors and lowers supply voltage down to VT+2VDS,sat+VDS,triode. The designed analog four-quadrant multiplier has simulated by HSPICE using 0.25㎛ n-well CMOS process with a 1.2V supply voltage. Simulation results show that the THD can be 1.28% at maximum differential input of 0.7VP-P.

본 논문에서는 저전압에서 동작하는 CMOS 아날로그 4상한 멀티플라이어를 설계하였다. 제안된 멀티플라이어는 2개의 완전 차동 트랜스컨덕터로 구성되고 공급 전압을 VT+2VDS,sat+VDS,triode로 낮게 유지할 수 있다. 설계된 아날로그 4상한 멀티플라이어는 1.2V 공급전압에서 0.25㎛ CMOS n-well 공정 파라미터를 이용하여 HSPICE 시뮬레이션 하였다. 시뮬레이션 결과 0.7VP-P 최대 입력에서 THD는 1.28%이다.

Keywords

References

  1. IEEE J. Solid-State Circuits v.22 A ±5V CMOS analog multiplier S. C. Qin;R. L. Geiger
  2. IEEE J. Solid-State Circuits v.21 A COMS analog four-quadrant multiplier K. Bult;H. Wallinga
  3. IEEE J. Solid-State Circuits v.22 A CMOS analog four-quadrant multiplier using the quarter-square technique J. S. Pena-Finol;J. A. Connelly
  4. Electron. Lett. v.24 New four-quadrant CMOS analogue multiplier C. W. Kim;S. B. Park
  5. Electron. Lett. v.27 Novel sampled-data MOS multiplier D. Brodarac(et al.)
  6. Proc. IEEE MIDEST Symp. on Circuits and Systems LV COMS high speed analog multiplier C. G. Hwang;A. Hyogo;M. Ismail;H. S. Kim;G. Moon
  7. Electron. Lett. v.34 Linear CMOS transconductor for low voltage applications P. Likittanapong;A. Worapishet;C. Toumazou