A Low Power Hardware Allocation Algorithm for Design Automation

설계 자동화를 위한 저전력 하드웨어 할당 알고리듬

This paper proposes a new heuristic algorithm of a low power hardware allocation for Design Automation. The proposed algorithm works on scheduled input graph and allocates functional units, interconnections and registers by considering interdependency between operations and storage elements in each control step, in order to share registers and interconnections connected to functional units, as much as possible. The low power factor of the capacitance is reduced during the allocation. As the resource number reduce maximal . This paper shows the effectiveness of the algorithm by comparing experiments of existing system of the non low power.

본 논문은 설계 자동화를 위한 저전력 하드웨어 할당 알고리듬을 제안한다. 제안한 알고리듬은 스케줄링의 결과를 입력으로 받아들이고, 각 기능 연산자에 연결된 레지스터 및 연결 구조가 최대한 공유하도록 제어스텝마다 연산과 기억 소자의 상호 연결 관계를 고려하여 기능 연산자, 연결 구조 및 레지스터 할당한다. 또한 자원의 수를 최대로 줄임으로써 할당 과정동안 저전력의 요소인 캐패시턴스를 동시에 줄인다. 제안된 알고리듬은 비교 실험을 통하여 기존의 저전력을 고려하지 않은 방식들과 비교함으로서 본 논문의 효율성 을 보인다.