The Journal of Korean Institute of Communications and Information Sciences (한국통신학회논문지)

The Korean Institute of Commucations and Information Sciences (한국통신학회)
권호 표지

EIS Processor Architecture for Enhanced Instruction Processing

빠른 명령어 처리가 가능한 EIS 프로세서 구조

  • 지승현 (천안외국어대 컴퓨터정보과) ;
  • 전중남 (충북대학교 컴퓨터과학과) ;
  • 김석일 (충북대학교 컴퓨터과학과)
  • Published : 2000.12.01
Download PDF
⟨ Previous Next ⟩

Abstract

본 논문에서는 실행 시에 긴명령어를 구성하는 각 단위 명령어를 독립적으로 스케줄링할 수 있는 EIS 프로세서 구조를 제안하였다. 단위 명령어별 독립적인 수행을 위해서, EIS 프로세서 구조는 여러 개의 연산처리기와 스케줄러의 쌍으로 구성된다. EIS 프로세서 구조내의 모든 스케줄러는 독립적으로 자료종속성이나 자원충돌 여부를 검사하여 단위 명령어를 실행할지 혹은 다음 파이프라인 사이클동안 실행을 지연시킬지를 결정한다. 또한 EIS프로세서용 목적코드는 단위 명령어들간 동기화를 위해서 모든 단위 명령어에 종속성정보를 삽입하는 특징을 지닌다. 즉, EIS 프로세서 구조는 긴명령어내의 각 단위 명령어를 독립적으로 실행시킬 수 있으므로 기존의 VLIW 프로세서 구조나 SVLIW 프로세서 구조에서의 실행지연 시간을 제거할 수 있다. 시뮬레이션을 통해서도 EIS 프로세서 구조의 실행사이클이 VLIW 프로세서 구조나 SVLIW 프로세서 구조에서의 경우보다 더 빠름을 입증할 수 있었다. 특히 실수 명령어 분포가 높은 프로그램에서 EIS 프로세서에서의 실행사이클이 다른 프로세서 구조의 경우에 비하여 현저하게 줄어드는 것을 확인할 수 있었다.

Keywords

References

  1. IEEE Transacions on Computers v.44 no.3 The Importance of Prepass Code Scheduling for Superscalar and Superpipelined Processors Pohua P.Chang;Daniel M.Lavery;Scott A.Mahlke;William Y.Chen;wen-mei W.Hwu
  2. Proc. Inter. Conf. Para. Pro. An analytical approach to scheduling code for superscalar and VLIW architectures Shyh-Kwei Chen;W.Kent Fuchs;WenMei W.Hwn
  3. Journal of KISS v.24 no.5 Performance Modeling of Superscalar Processors using Multiple Branch Prediction Jong-bok Lee;Wonyong Sung
  4. IEEE Micro v.17 no.5 Superscalar instruction issue Dezso Sima
  5. Proc. Trans. Comp v.37 no.8 A VLIW architecture for a trace scheduling compiler Robert P.Colwell;Robert P.Nix(etc.)
  6. Proc.28th Inter. Symp. Micro Dynamic Rescheduling : A technique for object code compatibility in VLIW architecture Thomas M.Conte;Sumedh W.Sathaye
  7. Proc. Inter. Corf. Para. Pro. A percolation based VLIW architecture Arthur Abnous;Roni Potasman;Alex Nicolau
  8. Trans. Para. Dist. Sys. v.5 no.6 Pipelinging and bypassing in a VLIW processor Arthur Abnous;Nader Bagherzadeh
  9. Journal of KIPS v.4 no.9 Performance Improvement of SVLIW Architectures by Removing LNOPs from an Object Code Boyoun Jeong;Joongnam Jeon;Sukil Kim
  10. 忠北大學敎 碩士學位 論文 A Design of SVLW Processor with Dynamic Resource Collision Remove Unit Boyoun Jeong
  11. Journal KISS v.24 no.4 Design of VLIW architectures minimizing dynamic resource Collisions Boyoun Jeong;Joongnam Jeon;Sukil Kim
  12. Journal IEEE Korea Council v.1 no.1 Performance analysis of caching instructions on SVLIW processor and VLIW processor SungHyun Jee;No Kwang Park;Sukil Kim
  13. Journal KISS v.26 no.3 Performance evaluation of data dependence removable instruction pipelines Sung Hyun Jee;No Kwang Park;Sukil Kim
  14. PDPTA'96 Inter.Conf. Hybrid processor based on VLIW and PN-Superscalar Shusuke Okamoto;Masahiro Sowa
  15. Proceedings of the 10th KIPS Instruction Execution Performance Analysis for PASC Processor NoKwang Park;Sunghyun jee;Sukil Kim
  16. 忠北大學校 碩士學位 論文 A Design and Performance NoKwang Park
  17. Journal KIPS v.6 no.5 PASC Processor Architecture for Enhanced Loop Execution Sung Hyun Jee;No Kwang Park;Sukil Kim
  18. 忠北大學校 碩士學位 論文 A Design of A Processor Architecture for Codes With Explicit Data Dependencies Sung-Hyun Jee