VLSI Array Architecture for High Speed Fractal Image Compression

고속 프랙탈 영상압축을 위한 VLSI 어레이 구조

  • 성길영 (경상대학교 정보통신공학과, 해양산업연구소) ;
  • 이수진 (부경대학교 전자공학과) ;
  • 우종호 (부경대학교 컴퓨터멀티미디어공학부)
  • Published : 2000.04.01

Abstract

In this paper, an one-dimensional VLSI array for high speed processing of fractal image compression algorithm based the quad-tree partitioning method is proposed. First of all, the single assignment code algorithm is derived from the sequential Fisher's algorithm, and then the data dependence graph(DG) is obtained. The two-dimension array is designed by projecting this DG along the optimal direction and the one-dimensional VLSI array is designed by transforming the obtained two-dimensional array. The number of Input/Output pins in the designed one-dimensional array can be reduced and the architecture of process elements(PEs) can he simplified by sharing the input pins of range and domain blocks and internal arithmetic units of PEs. Also, the utilization of PEs can be increased by reusing PEs for operations to the each block-size. For fractal image compression of 512X512gray-scale image, the proposed array can be processed fastly about 67 times more than sequential algorithm. The operations of the proposed one-dimensional VLSI array are verified by the computer simulation.

본 논문에서는 쿼드-트리 방식을 이용한 프랙탈 영상압축 알고리즘의 고속화를 위한 1-차원 VLSI 어레이를 제안한다. 먼저, 순차적 Fisher 알고리즘을 단일할당코드 알고리즘으로 변환하여 데이터의존 그래프를 구현하였다. 구해진 데이터의존 그래프를 최적의 방향으로 투영시켜 2-차원 어레이를 설계하고, 구해진 2-차원 어레이를 변형하여 1-차원 VLSI 어레이를 설계하였다. 설계한 1-차원 VLSI 어레이에서 치역블록 및 정의블록을 입력하는 핀과 처리요소의 내부 연산장치를 고유함으로써 입출력 핀의 수를 줄이고 처리요소의 구조를 간단하게 했다. 또한 각 블록크기에 대한 연산을 위한 처리요소를 재사용하여 처리요소의 이용률을 높였다. 512$\times$512 그레이-스케일 영상의 프랙탈 1-차원 VSLI 어레이의 동작은 컴퓨터 시뮬레이션을 통하여 검증하였다.

Keywords

References

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