The Journal of Korean Institute of Communications and Information Sciences (한국통신학회논문지)

The Korean Institute of Commucations and Information Sciences (한국통신학회)
권호 표지

A Design and Implementation of 64-state Viterbi Decoder with Radix-4 Method

Radix-4 방식의 64-state Viterbi 복호기 구조 설계 및 구현

  • 정지원 (한국해양대학교 전파공학과 위성통신 연구실) ;
  • 김진호 (한국전자통신연구원 무선방송기술연구소 초고속위성통신연구실) ;
  • 김명섭 (한국전자통신연구원 무선방송기술연구소 초고속위성통신연구실) ;
  • 오덕길 (한국전자통신연구원 무선방송기술연구소 초고속위성통신연구실)
  • Published : 2000.04.01
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Abstract

A 40-Mb/s, 64-state, R= 1/2, 3 bit soft decision Viterbi decoder based on Radix-4 method has been designed and fabricated using a FLEX10K CPLD chip in this paper. In order to implement the high-speed Viterbi decoder, the architectures of adder-compare-select(ACS), branch metric calculation(BMC), trace back(TB) are present. In practical designed by ASIC, the speed is faster than that of CPLD by 6~7 times. Therefore, 40 Mb/s Viterbi decoder architecture can be used for high-speed wireless multimedia communications with 200 Mb/s.

본 논문에서는 Radix-4 방식의 64-state, R=1/2, 3비트 연판정 Viterbi 복호기를 설계하고 FLEX10K CPLD 칩으로 제작하였다. Viterbi 복호기 동작을 고속화하기 위해 Viterbi 복호기를 구성하고 있는 모듈인 ACS, BMU, TB 구조를 제시하였다. 실제 ASIC 설계시, CPLD 칩으로 제작한 것 보다 6∼7 배의 속도를 빨리할 수 있으므로 본 연구에서 제시한 40Mb/s급 Viterbi 복호기 구조는 200Mb/s급 무선멀티미디어통신에서 적용할 수 있다.

Keywords

References

  1. IEEE Electorn. Lett. v.22 no.9 High-speed and high-coding-gain Viterbi decoder with low power consumption employing SST scheme S. Kubota;K. Ohtani;S. Kato
  2. IEEE Journal on Selected Area in Commun. v.SAC-8 High-Speed Viterbi Processor: A Systolic Array Solution G. Fettweis;H. Meyr
  3. IEEE Trans. on Commun. v.40 no.30 A VLSI Design for a Trace-Back Viterbi Decoder T. K. Truong;Ming-Tang Shih;E. H. Satorius
  4. IEEE Journal of Solid-State Circuits v.27 no.12 A 140Mb/s, 32-state, Radix-4 Viterbi Decoder P. J. Black;T. H.-Y. Meng