Abstract
In this paper, we propose a novel RS decoder design yielding smallr circuit size shorter coding latency. The proposed architecture of RS decoder has the following two features. First, circuit size reduced by using Euclid algorithm with mutual operation between cells. Second, coding latency is reduced by using higher frequency than syndrome and error value calculation block. We performed simulation with C language and MATLAB in order to verify the decoding algorithm and implemented using FPGA chips in VHDL.
본 논문에서는 회로크기와 계산시간에서 효율적인 Reed-Solomon(RS) 복호기의 새로운 구조를 제안한다. 제안한 구조는 다음과 같이 두 가지 특징을 가진다. 첫째, 두 개의 유클리드 셀을 순환구조로 하였으며, 이는 유클리드 블록을 완전 파이프라인으로 설계하는 경우에 비해 회로의 크기가 1/8정도로 감소되었다. 둘째, 2개의 순환구조 유클리드 블록은 기준주파수의 2배로 동작할 수 있어 연산시간이 감소되었다. 본 논문에서는 C언어와 Matlab을 이용하역 각각의 알고리즘을 검증하고, VHDL로 설계하여 FPGA로 동작을 검증한다.
