전자공학회논문지D (Journal of the Korean Institute of Telematics and Electronics D)
- 제36D2호
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- Pages.48-54
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- 1999
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- 1226-5845(pISSN)
차세대 CMOS구조에서 고에너지 이온주입에 의한 래치업 최소화를 위한 모델 해석
An Analysis on the Simulation Modeling for Latch-Up Minimization by High Energy Implantation of Advanced CMOS Devices
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노병규
(建國大學敎 電子
${\cdot}$ 情報通信工學科) ; -
조소행
(建國大學敎 電子
${\cdot}$ 情報通信工學科) ; -
오환술
(建國大學敎 電子
${\cdot}$ 情報通信工學科)
- Roh, Byeong-Gyu (Dept. of Electronics, Information & Communication Eng., Konkuk University) ;
- Cho, So-Haeng (Dept. of Electronics, Information & Communication Eng., Konkuk University) ;
-
Oh, Hwan-Sool
(Dept. of Electronics, Information & Communication Eng., Konkuk University)
- 발행 : 1999.02.01
초록
차세대 CMOS용 구조에서 래치업 특성을 최소화하는 고에너지 이온주입을 이용한 retrograde well과 게더링(매몰층)의 최적 공정 설계 변수 값들을 구했다. 본 논문에서는 두 가지의 모의 모델 구조를 제안하고, Silvaco사의 Athena와 Atlas 툴에 의한 모의실험 결과를 비교 분석하였다. 첫 번째 모델은 게더링층과 retrograde well,을 조합한 구조이며 트리거전류가 600
We designed the optimal device parameters of the retrograde well and the gettering layer(buried layer) using the high energy ion implantation for the next generation of CMOS struoture and proposed two models and simulated these models with Athena and Atlas, Silvaco Co. We obtained trigger currents which is more than 600
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