VHDL 환경 설계 및 구현

Design and Implementation of VHDL Environment

IEEE에서 표준화된 하드웨어 설계언어인 VHDL은 하드웨어 설계분야에서 그 사용이 점차 확산되고 있다. 본 연구에서 개발된 VHDL환경은 VHDL지원환경(Support Environment)과 VHDL 사용환경(Using Environment)으로 구성되었다. VHDL 지원환경은 분석기, 상위수준합성을 위한 CDFG(Ccontrol/Data Flow Graph) 생성기, CDFG를 입력으로 하는 합성기, CDFG로부터 VHDL을 생성하는 VHDL생성기로 구축되었다. 이러한 지원 환경을 사용자가 보다 편리하게 사용할 수 있게 VHDL 사용환경을 개발하였다. VHDL사용환경은 VHDL 지원환경의 각 도구들을 그래피컬 사용자 인터페이스를 통하여 사용할 수 있게 하였고, 설계된 하드웨어의 구조로부터 VHDL프로그램을 자동생성한다.

VHDL, which is the IEEE standard HDL, has gradually become popular in the area of hardware design, the VHDL Environment developed in this study consists of VHDL Support Environment and VHDL Using Environment. The VHDL Support Environment is composed of Analyzer, CDFG Generator for synthesis, Synthesizer, and VHDL Generator converting CDFG to VHDL. The VHDL Using Environment provides users with more convenient access to the VHDL Support Environment. The VHDL Using Environment allows accessing the tools in the VHDL Support Environment through Graphical User Interface. VHDL program can be automaticaly generated from schematics in the VHDL Using Environment.