A VLSI Implementation of Real-time 8$\times$8 2-D DCT Processor for the Subprimary Rate Video Codec

저 전송률 비디오 코덱용 실시간 8$\times$8 이차원 DCT 처리기의 VLSI 구현

This paper describes a VLSI implementation of real-time two dimensional DCT processor for the subprimary rate video codec system. The proposed architecture exploits the parallelism and concurrency of the distributes architecture for vector inner product operation of DCT and meets the CCITT performance requirements of video codec for full CSIF 30 frames/sec. It is also shown that this architecture satisfies all the CCITT IDCT accuracy specification by simulating the suggested architecture in bit level. The efficient VLSI disign methodology to design suggested architecture is considered and the module generator oriented design environments are constructed based on SUN 3/150C workstation. Using the constructed design environments. the suggensted architecture have been designed by double metal 2micron CMOS technology. The chip area fo designed 8x8 2-D DA-DCT (Distributed Arithmetic DCT) processor is about 3.9mmx4.8mm.

본 논문에서는 저 전송률 비디오 코덱의 영상 데이터 압축을 위한 실시간 이차원 이상여현변환기 구현에 대해 기술한다. 제안된 구조는 벡터 내적 연산의 병렬 처리에 효율적인 분산연산을 이용하였으며 동시성을 최대로 활용하고 있어 CCITT에서 제안하는 완전 CSIF 30 프레임/초의 처리성능을 만족한다. 또한 제안된 구조를 비트 수준으로 모의시험을 수행하여 CCITT에서 제안하는 IDCT 정확도 사양을 만족함을 보였다. 실제로 효율적인 VLSI 실현을 위해 설계방법론을 연구하고 SUN3/150C를 중심으로 모듈발생기 지향적 설계환경을 구축하였다. 구축된 설계환경을 이용하여 제안된 구조의 핵심모듈을 이중 금속선 2m CMOS 기술로써 구현하였으며 설계된 이차원 DCT 칩의 크기는 약 3.9mmx4.8mm이다.