Journal of the Korean Institute of Telematics and Electronics (대한전자공학회논문지)
- Volume 21 Issue 5
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- Pages.46-54
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- 1984
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- 1016-135X(pISSN)
Fabrication, Mesurement and Evaluation of Silicon-Gate n-well CMOS Devices
실리콘 게이트 n-well CMOS 소자의 제작, 측정 및 평가
- Ryu, Jong-Seon (Korea Institute of Electronic Technology) ;
- Kim, Gwang-Su (Korea Institute of Electronic Technology) ;
- Kim, Bo-U
- Published : 1984.09.01
Abstract
A silicon-gate n-well CMOS process with 3
3μm 게이트 길이를 가지는 n-well CMOS 공정이 개발되었고 이의 응용 가능성을 검토하였다. Thres-hold 전압은 이온주입으로 쉽게 조절할 수 있으며, 3μm 채널 길이에서 short 채널 효과는 무시할 수 있다. Contact 저항에 있어서 Al-n+ 저항값이 커서 VLSI 소자의 제작에 장애 요인이 될 것으로 보인다. CMOS inverter의 transfer 특성은 양호하며, (W/L) /(W/L) =(10/5)/(5/5)인 89단의 ring oscillator로부터 구한 게이트당 전달 지연 시간은 3.4nsec 정도이다. 본 공정의 설계 규칙에서 n-well과 p-substrate에 수 mA의 전류가 흐를 때 latch-up이 일어나며, well 농도와 n+소오스-well간의 간격에 크게 영향을 받는다. 따라서 공정과 설계 규칙의 변화에 따른 latch-up 특성에 집중적인 연구가 필요할 것으로 사료된다.
Keywords