Analysis of a First Order Multilevel Quantized DPLL with Phase-and Frquency-Step Input

다치 량자화한 일차 DPLL의 위상과 주파수 스텝 입력에 대한 해석

A new type of digital phase-locked loop (DPLL) that employs a multilevel quantified timing error detector (TED) is proposed and analyzed under the assumption of negligible quantizing effect and no noise. Since the timing error is quantized uniformly, the TED has a linear characteristic. From the linear characteristic of TED, a first order difference equation describing the behavior of the loop is derived. Using the system equation, the loop is analyzed mathematically for phase step and frequency step input. Desired locking condition for the loop to be locked and the lock range for the DPLL's to achieve exact locking independently of initial conditions are ob-tained. And these analyses are confirmed by timing error plane plots and computer simulation.

입력신호와 비교신호와의 시간오차를 다치 양자화하는 시간 오차 검출기(TED)를 고찰하여 새로운 형태의 디지탈 위상고정회로(DPLL)를 제안하고 성능을 해석하였다. 본 논문에서 고안된 TED는 선형적인 특성을 갖게 되므로 DPLL의 동작은 선형 차분 방정식으로 해석된다. 잡음이 없는 경우에, 유도된 시스템 방정식을 해석하여 제안된 DPLL 입력신호의 초기 시간차이에 관계없이 입력신호의 위상과 주파수를 추적할 수 있는 조건 및 그에 따른 주파수 추적 범위를 구했으며 타이밍 에러 플레인(timing error plane) 방법 및 컴퓨터 시뮬레이션을 통해 앞에서 해석된 결과들이 잘 일치함을 보였다.