삼치전가산기의 구성

Construction of a Ternary Full-Adder

본 논문은 전류제어형각성저항 회로를 사용한 새로운 삼치전가산기의 구성에 관하여 논한다. 부성저항특성을 이용하여 먼저 특수한 반가산기를 설계하고 이에 의하여 전가산기를 구성한다. 이평가계기는 부성저항 회로와 쇼트키-베리어 다이오드를 사용한 삼자정 회로에 의해 구성되며, 두 입력신호가 모두 "2"일 경우 Sum과 Carry 출력이 각각 "0"과 "1"의 간을 갖는다. 여기에 제안한 전가산기는 종래의 전가산기에 비하여 게이트 수가 감소되고, 속도가 개선된다. 회로소자는 트랜지스터와 쇼트키-베리어 다이오드, 저항만을 사용하여 IC화하는데 편리하게 하였다.

A new ternary full adder using the current controlled negative-resistance circuit is described. The full adder is constructed from the modified-half-adder which was devised by making use of a negative resistance circuit. This full adder makes the number of its gates decrease and makes its own speed increase in comparison with the full adders which had been introduced previously. It is convenient to construct to the integrated circuit because transistor, SBD(Schottky Barrier Diode) and resistors were used as the circuit elements.