Acknowledgement
본 연구는 IDEC에서 EDA Tool을 지원받아 수행하였습니다. 이 논문은 2021년도 정부(산업통상자원부)의 재원으로 한국연구재단-실종아동 등 신원확인을 위한 복합인지기술개발사업의 지원을 받아 수행된 연구임(2018M3E3A1057248).
Proceedings of the Korea Information Processing Society Conference (한국정보처리학회:학술대회논문집)
- 2021.05a
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- Pages.457-458
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- 2021
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- 2005-0011(pISSN)
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- 2671-7298(eISSN)
DOI QR Code
An Efficient FPGA Based TDC Accelerator for Deconvolutional Neural Networks
효율적인 DCNN 연산을 위한 FPGA 기반 TDC 가속기
- Jang, Hyerim (School of Electronic and Electrical Engineering, Kyungpook National University) ;
- Moon, Byungin (School of Electronic and Electrical Engineering, Kyungpook National University)
- Published : 2021.05.12
Abstract
딥러닝 알고리즘 중 DCNN(DeConvolutional Neural Network)은 이미지 업스케일링과 생성·복원 등 다양한 분야에서 뛰어난 성능을 보여주고 있다. DCNN은 많은 양의 데이터를 병렬로 처리할 수 있기 때문에 하드웨어로 설계하는 것이 유용하다. 최근 DCNN의 하드웨어 구조 연구에서는 overlapping sum 문제를 해결하기 위해 deconvolution 필터를 convolution 필터로 변환하는 TDC(Transforming the Deconvolutional layer into the Convolutional layer) 알고리즘이 제안되었다. 하지만 TDC를 CPU(Central Processing Unit)로 수행하기 때문에 연산의 최적화가 어려우며, 외부 메모리를 사용하기에 추가적인 전력이 소모된다. 이에 본 논문에서는 저전력으로 구동할 수 있는 FPGA 기반 TDC 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 자원 사용량이 적어 저전력으로 구동 가능할 뿐만 아니라, 병렬 처리 구조로 설계되어 빠른 연산 처리 속도를 보인다.
Keywords