Acknowledgement
이 논문은 2021년도 정부(교육부)의 재원으로 한국연구재단의 지원을 받아 수행된 기초연구사업임(2018R1D1A1B07043220).
Proceedings of the Korean Society of Broadcast Engineers Conference (한국방송∙미디어공학회:학술대회논문집)
- fall
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- Pages.221-222
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- 2021
Design 3×3 Convolution Calculator with Systolic Array
Systolic Array를 이용한 3×3 Convolution 연산기 설계
- Kim, Hyeong-Sun (KwangWoon University) ;
- Lee, Jun-Hee (KwangWoon University) ;
- Seo, Young-Ho (KwangWoon University)
- Published : 2021.11.26
Abstract
본 연구는 Convolution Neural Network에서 사용되는 Convolution 연산기를 Systolic Array를 이용하여 구현한다. 두 개의 층으로 나뉜 연산기에 고정 소수점 값을 가지는 커널 값과 연속적인 입력을 넣고 정확한 출력이 나오는지 확인한다. 연산기 구현은 Verilog HDL로 하였으며 대조 연산은 Python에서 진행하였다.
Keywords