Implementation of a Variable-sized Block Motion Compensation Module for 249-Mpixels/sec Hardware HEVC Decoders

249 Mpixels/sec 하드웨어 HEVC 디코더의 가변 크기 블록 움직임 보상 모듈 구현

본 논문에서는 하드웨어 HEVC 디코더의 움직임 보상 모듈의 구조를 제안한다. 제안된 구조를 갖는 움직임 보상 모듈은 하드웨어 처리 싸이클 수와 내부메모리 크기를 감소시키기 위해 하나의 코딩 유닛을 그보다 작은 여러 개의 블록으로 분할하여 처리할 수 있다. 제안된 움직임 보상 구조는 캐시를 통해 외부 메모리에 접근하여 참조 픽쳐를 로딩하는 단계와 보간 필터를 거쳐 예측 샘플을 생성하는 단계로 내부-파이프라인을 구성하며 코딩 유닛의 크기에 따라 내부-파이프라인에서 처리할 블록의 크기를 결정한다. 본 논문에서는 코딩 유닛 분할의 기준이 되는 블록 크기를 결정하기 위한 절충사항에 대해서도 논의한다. 제안된 구조의 효율성을 판단하기 위해 구현된 움직임 보상 모듈을 RTL 시뮬레이션 및 FPGA 보드 검증을 통해 테스트 하였으며, SoC 로 제작될 경우 초당 249 Mpixel 을 처리하여 4K-UHD 시퀀스의 실시간 디코딩이 가능한 것으로 판단되었다.