Proceedings of the Korea Information Processing Society Conference (한국정보처리학회:학술대회논문집)
- 2014.04a
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- Pages.599-602
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- 2014
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- 2005-0011(pISSN)
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- 2671-7298(eISSN)
DOI QR Code
The Scenario Generator for Verifying the Correctness of FBDtoVerilog Translator
FBDto Verilog 변환기의 Correctness 를 검증하기 위한 자동화된 시나리오 생성기 구현
- Kim, Eui-Sub (Division of Computer Science and Engineering, Konkuk University) ;
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Lee, Dong-Ah
(Division of Computer Science and Engineering, Konkuk University) ;
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Yoo, Junbeom
(Division of Computer Science and Engineering, Konkuk University)
- Published : 2014.04.22
Abstract
본 논문은 FBDtoVerilog 변환기의 correctness 검증을 지원하는 시나리오 생성기에 대해 소개한다. 현재 원자력 발전소의 제어기는 PLC 를 이용하여 개발되고 있지만, 최근 FPGA 를 이용한 제어기 개발의 필요성이 증가하고 있다. 우리는 이를 지원하기 위해 PLC 개발에 사용되는 언어인 FBD를 FPGA 에 사용되는 언어인 Verilog 로 자동 변환하는 변환기 FBDtoVerilog 를 개발 하였다. 하지만 원자력 발전소와 같은 안전 필수 시스템은 철저하고 엄격한 검증 과정이 필수 이기 때문에, 우리는 FBDtoVerilog 를 검증할 수 있는 Co-Simulation 환경을 구축하여 검증할 계획을 가지고 있다. Co-Simulation 환경을 위한 첫 번째 단계로 자동화된 시나리오 생성기를 개발 하였다. 개발된 시나리오 생성기는 도메인 특징을 반영한 시나리오를 생성할 수 있고, 무한한 개수의 시나리오를 자동으로 생성할 수 있는 장점을 가지고 있다.
Keywords