한국정보통신학회:학술대회논문집 (Proceedings of the Korean Institute of Information and Commucation Sciences Conference)
- 한국정보통신학회 2013년도 춘계학술대회
- /
- Pages.635-637
- /
- 2013
스테레오 정합을 위한 고성능 하드웨어 구조
High-Performance Hardware Architecture for Stereo Matching
- 서영호 (광운대학교) ;
- 김우열 (광운대학교) ;
- 이윤혁 (광운대학교) ;
- 구자명 (광운대학교) ;
- 김보라 (광운대학교) ;
- 김윤주 (광운대학교) ;
- 안호명 (오산대학교) ;
- 최현준 (목포해양대학교) ;
- 김동욱 (광운대학교)
- Seo, Young-Ho (Kwangwoon University) ;
- Kim, Woo-Youl (Kwangwoon University) ;
- Lee, Yoon-Hyuk (Kwangwoon University) ;
- Koo, Ja-Myung (Kwangwoon University) ;
- Kim, Bo-Ra (Kwangwoon University) ;
- Kim, Yoon-Ju (Kwangwoon University) ;
- An, Ho-Myung (Osan University) ;
- Choi, Hyun-Jun (Mokpo National Maritime University) ;
- Kim, Dong-Wook (Kwangwoon University)
- 발행 : 2013.05.22
초록
본 논문에서는 실시간으로 스테레오 정합을 수행하기 위한 하드웨어 구조를 제안한다. 스테레오 정합의 연산을 분석하여 중간 연산 결과를 재사용하여 연산량과 메모리 접근수를 최소화한다. 이러한 동작을 수행할 수 있는 스테레오 정합 연산 셀의 구조를 병렬적으로 확장하여 탐색 범위 내의 모든 비용함수를 동시에 연산할 수 있는 하드웨어의 구조를 제안한다. 이러한 하드웨어 구조를 확장하여 2차원 영역에 대한 비용함수를 연산할 수 있는 하드웨어의 구조와 동작을 제안한다. 구현한 하드웨어는 FPGA 환경에서 최소 250Mhz의 클록 주파수에서 동작이 가능하고, 64화소의 탐색범위를 적용한 경우에
This paper proposed a new hardware architecture for stereo matching in real time. We minimized the amount of calculation and the number of memory accesses through analyzing calculation of stereo matching. From this, we proposed a new stereo matching calculating cell and a new hardware architecture by expanding it in parallel, which concurrently calculates cost function for all pixels in a search range. After expanding it, we proposed a new hardware architecture to calculate cost function for 2-dimensional region. The implemented hardware can be operated with minimum 250Mhz clock frequence in FPGA environment, and has the performance of 813fps in case of the search range of 64 pixels and the image size of