PCB에서 Resonance Frequency 영향을 고려한 최적 VIA 수 찾는 Algorithm 구현

최근 사용하는 정보량의 증가로 인해 디지털 회로가 점점 고속, 소형 집적화를 요구로 인해 인쇄회로 기판 역시 높은 신뢰성과 소형화가 요구되어 지고 있다. 특히 POWER PLAN / GROUND PLAN 간 임피던스 영향, 주파수 영향을 고려하여 GROUND / POWER VIA를 통해 개선하고 있으나 너무 많은 VIA가 사용되어 PCB 제조업체 입장에서는 단가 상승 및 납기 지연, 불량요인이 지속적으로 증가하고 있다. 하여 본 논문에서는 VIA 개체수 최적화를 검증 하기 위하여 정형화된 PCB구조의 기본 Design을 활용하여 POWER PLAN과 GROUND PLAN 사이에 VIA의 특정 개수에서 IMPEDANCE값이 수렴하는 것을 검증하여 최적화된 VIA개수를 찾아 보았다.