한국정보처리학회:학술대회논문집 (Proceedings of the Korea Information Processing Society Conference)

한국정보처리학회 (Korea Information Processing Society)
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저면적 복소곱셈기를 이용한 64 포인트 FFT 프로세서의 구현

Design of 64-point FFT Processor using Area Efficient Complex Multiplier

  • 권혁빈 (단국대학교 전자컴퓨터공학과) ;
  • 김규철 (단국대학교 전자컴퓨터공학과)
  • Kwon, Hyeok-Bin (Dept. of Electronic and Computer Engineering, Dankook University) ;
  • Kim, Kyu-Chull (Dept. of Electronic and Computer Engineering, Dankook University)
  • 발행 : 2008.05.16
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초록

FFT(Fast Fourier Transform)는 디지털신호처리에 폭넓게 사용되며 특히 여러 OFDM 시스템에 FFT 처리 과정은 꼭 필요한 부분이다. 본 논문에서는 802.11a W-LAN 에 사용되는 64-point FFT 프로세서를 설계하였다. 설계된 FFT 프로세서는 Radix-$2^3$ 알고리즘을 사용하였으며 저면적복소곱셈기를 사용하여 FFT 프로세서의 면적을 줄이는 방법을 제안한다. 기존의 방식에서 네 개의 실수 곱셈기와 두 개의 덧셈기로 구성되는 복소 곱셈기를 두 개의 실수 곱셈기와 한 개의 덧셈기가 수행하도록 설계하였다. 제안한 FFT 프로세서는 VHDL 로 구현되었고 Quartus 4.2 에서 합성되었다. 합성결과 기존 방식에 비해 약 21%의 면적효율이 발생하였다.

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